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wqy1985
Guest
안녕 모두
내 병렬 출력 신호 주파수는 48kHz이다, 그 너비는 24 비트입니다.그것은 직렬 신호로 전환되고있다합니다.내 질문입니다 Verilog와 모듈에 직렬 병렬를 설계하는 방법.어쩌면 내가 레지스터 교대 sinple 수있다는 걸 그것을 함께 FSM 또는.어느 쪽이 더 낫다는 것을.및 시리얼 신호 주파수의 Hz에서입니다 48K * 24?그리고 어떻게 수있는 시계를 디자인 나.간단한 클럭 분할기가 (3 / 16 클럭의 메인) 확인은 그냥 ...?
내 병렬 출력 신호 주파수는 48kHz이다, 그 너비는 24 비트입니다.그것은 직렬 신호로 전환되고있다합니다.내 질문입니다 Verilog와 모듈에 직렬 병렬를 설계하는 방법.어쩌면 내가 레지스터 교대 sinple 수있다는 걸 그것을 함께 FSM 또는.어느 쪽이 더 낫다는 것을.및 시리얼 신호 주파수의 Hz에서입니다 48K * 24?그리고 어떻게 수있는 시계를 디자인 나.간단한 클럭 분할기가 (3 / 16 클럭의 메인) 확인은 그냥 ...?