모듈을> VHDL에서 파일을 헤더를 포함하는 방법

[raghava]

안녕 모두,당신은 어쩌면 (헤더를 말해 나를 포함하는 방법. 아) VHDL 파일에.
이렇게 우리는 Verilog 않습니다.

엔티티 엑스
최종 엔티티;

` "포함"rtl / def_HarrisCorner.h

어떻게 그것은 모듈의 VHDL에 달성됩니다.정확히 어디서 그것은 파일을 VHDL의 뜻이 다.
어떤 도움에 감사드립니다.

감사합니다

 

[fvm]

VHDL에는 헤더 파일 옵션에 있어요.함수 또는 형식 프로젝트를 다양한되도록하려면 과제 정의의 상수와, 당신은 패키지를 수를 사용합니다.

모든 패키지는 기본적으로 작동하도록 라이브러리 컴파일됩니다.

코드 :

패키지 DEFS입니다

CONSTANT MAJOR_VERSION : 정수값 : = 0;

CONSTANT MINOR_VERSION : 정수값 : = 22;

CONSTANT MAXREG : 정수 : = 52;

형 REGS_TYPE 배열 (0 MAXREG)를 STD_LOGIC_VECTOR의 (15 downto 0)입니다;

함수 opndrn은 (InP : std_logic)를 반환 std_logic을;

최종 패키지 DEFS;패키지 신체 DEFS입니다

함수 opndrn은 (InP : std_logic)를 반환 std_logic 들이야말로

시작

사례 INP가

언제 '0 '은 => 반환 '0';

타인의 => 반환 '부터 Z';

최종 사례;

끝;

최종 패키지 신체 DEFS;

 

[raghava]

안녕하세요,

답변 주셔서 감사합니다.그 놈이야!

감사합니다

 

[Guest]

[No message]

 

[raghava]

안녕 모두,응답하여 주셔서 감사합니다.올린날짜 분 후 1 시간 13 :안녕 모두,

포함하면 거기 안에있는 상수보다 더 데프의 파일에 그들을 지키면 내가 할 수 별도의 파일입니다.그렇다면 어떻게???

아무도 날 도울 수 있습니다.

감사합니다