-"모델 심 오류 : 가정 재귀 인스턴스

[sriramsv]

안녕하세요 여러분,

내가 내 코드를 시뮬레이션하려고 ModelSim에서이 오류를 가져 올게 :# ** 오류 : (vsim - 3036) '의 깊이를 인스턴스화 / ldpc_encoder2'81입니다.
재귀 인스턴스 가정.# 지역 : / ldpc_encoder2# ** 오류 : (vsim - 3036) '의 깊이를 인스턴스화 / ldpc_encoder2'82입니다.
재귀 인스턴스 가정.# 지역 : / ldpc_encoder2# ** 오류 : (vsim - 3036) '의 깊이를 인스턴스화 / ldpc_encoder2'83.
재귀 인스턴스 가정.# 지역 : / ldpc_encoder2# 오류로드 디자인여기 내 코드 :모듈 클럭 (CLK);출력 reg CLK;초기시작CLK = 1'b0;영원히 # 5 CLK = ~ CLK;# 500 $ 마무리;끝ldpc_encoder2 신분증 (대, CLK, s_out);endmodule

모듈 ldpc_encoder2 (대, CLK, s_out);입력 [15시] 대;입력 CLK;출력 [15시] s_out;
/ / 선 [15시] s_in;철사 [15시] 질문;철사 [15시] P는;C 클럭 (CLK);D 조 d_ff (. 대 (대). CLK (CLK). d_out (q에서만 사용));
SP SP는 (. s_in (q에서만 사용),. CLK (CLK). s_out (P)의);endmodule

모듈 개발 (대, CLK, d_out);입력 [15시] 대;입력 CLK;출력 reg [15시] d_out;철사 [15시] 질문;할당 q를 = d_out;항상 (posedge CLK) @시작d_out "= 대;
끝
endmodule모듈 SP (s_in, CLK, s_out);입력 [15시] s_in;입력 CLK;출력 [15시] s_out;] P는 [15시 reg;

항상 (posedge CLK) @시작P는 = (P는 [14시],) s_in;
끝s_out 할당 = P는;endmodule

아무도 무엇이 잘못 됐는지 좀 권해 주시겠습니까.나는 그것을 밖으로 무화과를 시작할 수없습니다.

감사합니다

Sriram

 

[Guest]

[No message]

 

[gliss]

난 당신이 ldpc_encoder2에서 모듈 인스턴스 시계 및 시계 ldpc_endcoder2 인스턴스 문제라고 생각합니다.만약 내가 당신이 23 번째 줄에서 주석 시계 최상위 레벨 너무되어야 같은데요 :

/ / 시계 C (CLK);

그것을 컴파일하고 오류없이하는 거죠.

또한, 귀하의 $ 또 다른 블록을 하나도 못해 그만 # 영원히 성명, 또는 다른 사람과 하나 이상의 다른 이유는 전화를 완성해야합니다 :

코드 :

항상 (posedge CLK) @

시작

# 500 $ 마무리;

끝