모델 시뮬레이션과 verilog의 클럭 배율기

[satishbabub]

입력 CLK,, 안녕하세요, 저는 여기서 XOR 게이트에 입력 중 하나에 지연을 도입하여 클럭 배율을 구현하려고했던 것은 내 코드 모듈 clkmul (CLK, A, B, C)입니다 출력 A, B, C, 레지 ; 항상 시작

 

[rca]

왜 시계를 곱하면시겠습니까? 이 코드가 합성되어 원하십니까? # 2 합성 수 없습니다.

 

[satishbabub]

나는 합성 코드 싶지 않아요 .. 전 그냥 누구의 출력 CLK의 기간 두 모자를해야하는 간단한 시뮬레이션을 실행하려면 ...

 

[poluekt]

# 1 B = CLK를 할당 사용, 지속적인 임무

 

[rca]

testbench 2에 의해 이중 속도와 분열에서 클럭을 사용하는 것이있다면