모델링 VCDL를 사용 태너 - REG

[Guest]

안녕,

아무도 가상 전압 지연 라인을 사용하여 제어 TANNER.I가, 그 누구도 날 보낼 수 VCDL와 문제가있는 모든 VCDL의 범위 동작 주파수와 함께 VCDL 회로 배선 작업 일반.

어떤 도움을 주시면 감사하겠습니다!

 

[news]

Krajowa Izba Rozliczeniowa S.A. uruchomiła w aplikacji OGNIVO moduł do przekazywania w bezpieczny sposób danych do rozrachunku pieniężnego transakcji zawieranych na rynkach Towarowej Giełdy Energii.

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[Guest]

안녕,
, which is the one input reference clock period delay need to be produced ,which can be controlled by voltage and hence the name "voltage controlled delay line".

난 내가 어떤 노력했다 아날로그 지연 셀 이미지, 첨부 HSPICE 시뮬레이션지만 거기에 지연 출력 신호의 부패를 제외하고 생산에는 어떠한 해결책이나 잘 작동하고있는 특정 지정된 금액을 생산하는 기타 디자인 voltage.Is 어느 하나의 입력 레퍼런스 클럭 기간이 지연 T는 심판,이
전압에 의해 따라서 이름은 "전압 제어 지연 라인을 제어할 수있는 생산해야한다"고합니다.

어떤 도움을 주시면 감사하겠습니다!
<img src="http://images.elektroda.net/27_1174569819.jpg" border="0" alt="MODELLING VCDL USING TANNER -REG" title="모델링 VCDL를 사용 태너 - REG"/>

 

[Guest]

[No message]

 

[Guest]

안녕,

제가 모의 아날로그 지연 셀 이미지 위의 게시물에 그림 그리고 난이있어 출력 부착입니다.

황색 신호가 출력 신호이고 빨간색 신호를 입력합니다.

절실히 필요합니다 도와주세요!
<img src="http://images.elektroda.net/42_1174643627_thumb.jpg" border="0" alt="MODELLING VCDL USING TANNER -REG" title="모델링 VCDL를 사용 태너 - REG"/>

 

[nschutten]

당신을 시뮬레이트하는 세포의 변수를 출력 커패시터와 함께 표준 인버터 세포입니다.이 변수는 커패시터를 천천히 구형파에서 더 많은 삼각 파형으로 이동하여 출력 특성이 영향을 미칠 것이다 (만약 장치가 제대로) 크기입니다.이 다음 단계로, 다음 트리거 포인트를 다소 효과적으로 지연 효과가있을 것이라고 바뀌었을 것이다 먹이입니다.