만약 문을 안 합성됩니다

[ahmad_abdulghany]

안녕 모두,

특정 통신 시스템 모델 VHDL을 사용하여, 나는 합성 수있습니다 그리고, 그들은 어떻게 확신할 수없습니다 VHDL 구문을 내가 사용의 문장 몰라?

내가 FPGA를 흐름에 대해 아래의 FPGA 칩에 굽기 VHDL 코드를 작성부터 튜토리얼이 필요 ...누구에 관한 도움을 줄 수는?

미리 감사드립니다,
아마드,

 

[echo47]

어떤 소프트웨어와 FPGA를 사용하고 있습니까?

귀하의 합성 도구 설명서 HDL을 그것을 지원하는 기능을 참조하여주십시오.예를 들어, 만약 당신이 챕터를 참조하십시오 ""과 "HDL을 코딩 기술"에서 VHDL 언어 지원 및 자일링스의 ISE를 사용하여 귀하의 "XST 사용자 가이드".

 

[Guest]

안녕하세요, 아마드
그냥 특정 규칙을 따라야
일부 코드를 작성하지 않도록
필요하지 않습니다 통해 UR 디자인을 위해 (예를 들어, 어떤 합성에 좋지 않다)에 대한 래치
이러한 규칙을 사용하는 소프트웨어에 따라 다릅니다
하지만 일반적인 것들은 U에 따라 수있습니다
작은 실수를 피하기 위해
합성에 대한 책을 읽고
거기 : VHDL 회로 합성
또한 참조 "표준 종합 패키지"IEEEStd1076.3 - 1997
"VHDL 레지스터 전송 수준의 합성"IEEEStd1076.6 - 2004에 대한 표준

 

[ahmad_abdulghany]

당신 echo47와 셀마 감사합니다

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />
echo57,

나는 현재, 내가 모르는 무엇을 당신이 당신의 제안에 대해 판독에 관한 speeking있습니다 webPACK ISE 8.2i dowloading거야?무슨 XST 사용자 안내서 무엇입니까?셀마,

당신이 친절하게 귀하의 얘기는 IEEE의 합성 표준을 업로드할 수 있습니까?

여러분 모두 감사합니다 ...
아마드

 

[echo47]

XST 자일링스는 이세 HDL을 합성기의 이름입니다.이세 WebPACK 후 설치하면 XST 사용자 가이드 "소프트웨어 매뉴얼"컬렉션에서 찾을해야합니다.

어쩌면 도움이 될 당신을 시작합니다.그것을 만드는 이세 프로젝트 탐색기에서 프로젝트를 건물 내 퀵 가이드가 :

1.

(I'm using ISE Foundation 8.1i, other versions may work differently).

ISE 프로젝트 내비게이터
출시 (내가 다른 버전을 다르게) 작동하지 않을 수 ISE 8.1i 재단 사용하고있습니다.
2.

-> New Project
-> enter desired projectname/location -> HDL
-> Next
.

파일을
클릭 - "새 프로젝트
-"를 입력 ProjectName은 원하는 / 위치 - "HDL을 -"다음.

3.

.

귀하의 장치 유형 선택 - "다음.

4.

to skip the Create New Source
dialog.

새 원본을
클릭하여 대화 상자에서 만들기를
건너 뛰려면 다음.

5.

-> navigate to your Verilog/VHDL source file -> Open
-> Next
.

소스 추가를
클릭하십시오 - 귀하의 Verilog로 이동 "/ VHDL 소스 파일 -"열기
- "다음.

6.

-> Ok
to accept all your project creation settings.

마침을
클릭 - "좋아,
귀하의 모든 프로젝트를 생성 설정에 동의합니다.
7.

tab, double-click Generate Programming File
.

프로세스
탭을 두 번 누릅니다 프로그래밍 파일 생성.

8.(또는 분 또는 시간), 그것 (), HDL을 컴파일하여 합성해야 몇 초 있음 - 그리고 - 노선, 그리고 비트 스트림에 배치합니까 귀하의 장치에 다운로드할 수있는 파일의 구성을 만드십시오.
9.

in the Processes
tab, then expand Place & Route
, then double-click View/Edit Routed Design (FPGA Editor)
.

옵션 : 프로세스
탭에서 다음을 확장 구현 설계를
두 번 누릅니다 장소보기 & 국도
확장 / 수정 연결되어 설계 (FPGA를 편집기)
라우팅 칩 레이아웃을 참조하십시오.확대하려면에서 Ctrl 키를 쉬프트 클릭 - 드래그를 사용합니다.F6 키를 눌러 축소하십시오.
10.

and double-click Configure Device (iMPACT)
.

귀하의 FPGA로, 생성 프로그램 파일을
두 번 눌러 장치 구성을
확장합니다 ()에
미치는 영향은
비트 스트림을 다운로드하십시오.영향을 시작했을 때, 당신은이 설명서를하기 때문에 여러 가지 방법을 지원하는 다운로드를 읽을 필요가있습니다.아니면 당신이 그 행운의 기본 설정을 사용하여 얻을 수있습니다.

 

[ahmad_abdulghany]

귀하의 아주 상세한 답변을 주셔서 감사합니다 echo47

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />하지만 난 다른 작은 질문이 있으시면, 수 이세 합성 webPACK 내 VHDL 코드의 ASIC의 CMOS 설계?!

대단히 감사합니다 ..
아마드,

 

[sprao]

1.VHDL : 더글러스 페리 프로그래밍 예를 들어 하나의 좋은 책을 VHDL 언어에 대해 알고있다.
summerize 될하려면 :
이것은 '만약 statemet 순차적으로 성명, 그래서 그것을 아래에 오시는'프로세스 '.
우리는이 ','문을 사용할 수있다면 순차 논리 combinational뿐만 아니라.
만약 우리가 그때 '그'성명 싫다면 '부분을 사용할 수 compelsory입니다 combinational 로직이', '만약 문을 사용합니다.그러나, 여기에는 우선 combinational 논리를 받게됩니다.
만약 우리가 다음의 경우 우리가 '싫다'부분을 사용하지 않는 순차 로직이 ','만약 문을 사용합니다.그럼 / flipflops / 레지스터를 만들 것입니다 래치.
경우에 대한 자세한 내용을 배우고 싶다, 그 이상의 책을 공부하는 것이 좋습니다.

2.Xilinxproject 항해자 (이세 8.1 이세 8.2) 자유롭게 www.xilinx.com 사이트에서 다운로드할 수있는 도구입니다.당신이 '에 어떻게 FPGA에 프로그램을 다운로드하는 데 필요한 정보를 얻을 수 있습니까?'.

 

[Guest]

[No message]

 

[Guest]

ahmad_abdulghany 썼습니다 :

귀하의 아주 상세한 답변을 주셔서 감사합니다 echo47
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

하지만 난 다른 작은 질문이 있으시면, 수 이세 합성 webPACK 내 VHDL 코드의 ASIC의 CMOS 설계?!대단히 감사합니다 ..

아마드,

 

[sprao]

난 단지 '에 대해'있다면 성명을 논의했다 erlier 회신합니다.하지만 난 어떤 진술을 합성하는 토론을 받았어요.
'시간 지연'합성 수없습니다.이러한 시간 지연 어떤 클럭 입력에 따라 우리가 사용하는 경우에 따라 다릅니다.
약간의 시간 지연이 진술에 대한 그래서 '기다려'합성되지 않습니다.
만약보고 '진술'에 와서, 거기에 표시되는 메시지가 나타난다 특정 조건이 발생합니다.문자 메시지에는 이런 종류의 하드웨어 로직입니다.그래서이 성명은 또한 합성없습니다.
당신은 많은 다른 합성 합성 도구에 대한 자세한 내용을 알고 더 많은 연습을했다.