-"로드 LDO로의 변이

L

lewmin

Guest
친애하는 모든
이제, LDO를 칩 다른 블록에 대한 납품 디자인입니다.규제 라인 및 부하 조절의 모든 SPE 만날 수있습니다.하지만, 부하 과도 잘 안됩니다.때 오실레이터 또는 전환 붙어있습니다.레귤레이터의 출력 largerly 파문있다.

알아요,하지만 너무 콘덴서 위상 마진을 줄일 수있는 큰 디커플링 커패시터를 사용합니다.GBW 및 오류의 슬루율
앰프 LDO 인의 안정성 둘 다 충돌이있습니다.

어떻게 물결을 줄이기 위해?얼마나 큰 디커플링 이내입니까?

진심으로 감사합니다!

 
만약 사용 100pF decouple 모자.3dB 대역폭 감소됩니다.Becuause 내가 사용하는 miler 보상.두 번째 장대 LDO로의 출력입니다.만약 통과 트랜지스터를 사용 nmos, PMOS보다입니까?

지금 decouple 뚜껑을 사용에만 15 pf입니다.그 리플이 주된 이유가
LDO로의 출력에?

 
NMOS를 사용해야하지만, 더 나은 사람이 PMOS를 사용하여 일반적으로 우리는 작은 드롭 다운 메뉴에서 사용할 수없습니다 NMOS 아웃 전압을 발생

 
난 15 pf decouple 모자를 너무 miler 보상, 50 pf 어쩌면 더 나은 사용하는 작은 생각

 
무엇 LDO 인의 아키텍처는 무엇입니까? P는 - 어머니를 입력 LDO 인 또는 N 출력 타입인가요? 내가는 P는 - u 유형이 언급한 것 같네요 출력이 모자를 줄여 안정성이 떨어집니다.어떤 출력 LDO 인의 지배적인 기둥을 의미합니다.

만약 귀하의 요구 사항이 높은 PSRR, 그럼 루프 게인을 줄일 수 있으며 출력 모자 낮은 값은 더 나은 오후 얻을 수없습니다.

모자와 일련의 의도적인 저항을 소개하는 것이 다른 길로.
이 가능한 경우에만로드 뚜껑 칩 그렇지 않으면 부하의 일련의 경로에 current.Otherwise 당신이 뚜껑을 위해 두 개의 핀 및 O를 현재의 부하에 연결 / LDO 인의 P는 필요가 올 것입니다.

안부,
Jitendra.

 
, 일반적으로 오후 저하 게인 감소 U로서 지배 극 주파수 감소 대형 출력 임피던스 싶어요.

 
부하 나는 경우 현재 guess.And 높은 장대를 지배 높은 주파수로 이동합니다 오후에 대한 최악의 경우되어야합니다.같은 출력 드라이버 트랜지스터의 부하없습니다 장대 position.The 크기에 비해 증가 규모 마무리 충족되지 않습니다.하지만 최악의 경우 부하 조절 만나 ...(약한 125 및 분 VDD 최악의 경우)가 될것이다. 당신이 있기 때문에 큰 기생 뚜껑과 낮은 주파수 무슨 뜻 최악의 경우 부하 조절 만날 수있는 것보다 더 큰 출력 트랜지스터가 필요가없습니다.지배가 아닌 장대.
경우) gain.If 당신이 1 단계의 게인, diffamp 소스 변성 노력을 제한할 수없습니다 나는 (두 번째 단계는 첫 번째 줄이기 위해 이득을 줄임으로써, 의미.

안부,
Jitendra.

 
모두 감사합니다.LDO를 칩 오실레이터와 같은 다른 블록에 대해서만 공급이 차단됩니다.그래서 LDO로의 출력이 모자가 너무 큽니다 수없습니다.출력이 모자 50pf에 대한 지배 장대 앰프의 출력 LDO를 아닌 경우에만 출력 디커플링 캡, 그렇습니다.
이 LDO를 가진 앰프 입력 단계입니다 nmos cascode 운영 앰프입니다.패스 트랜지스터를 사용 PMOS.로드 현재입니다 500U에 대해서부터 ~ 2mA.osc 현재는 주로 변이 이유는 LDO로의 출력 리플 결과.
내가 운영의 증가를 통해 현재 GBW 증가
앰프와 패스 트랜지스터.하기 위해서는 물론, miler 모자 seriesing에 의해 0 장대 추가 오후 확인하십시오.하지만 방법은 매우 파급 효과가없습니다.그건 불가능한 LDO를 osc에 의해 생산의 출력 리플을 감소인가.
여러분 모두 감사합니다

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top