레이아웃"IBM의

[shahriar22nd]

안녕,
저는 IBM cms9flp 레이아웃을하고있는 중이야.내가 어떤 사이즈 'image_bevel로 첨부된 그림과 같이 실행 assura 콩고, 그때와 같은 오류가 발생하면 사용하는 칩 가장자리를 만듭니다 :GR788R : 권장 RX_ing 2.1mm에 의해 CHIPEDGE 크기 커버해야합니다GR788R : 권장 PC_ing 2.1mm에 의해 CHIPEDGE 크기 커버해야합니다GR788R : 권장 CA_ing 2.1mm에 의해 CHIPEDGE 크기 커버해야합니다GR788R : 권장 M1_ing 2.1mm에 의해 CHIPEDGE 크기 커버해야합니다GR788R : 권장 V1_ing 2.1mm에 의해 CHIPEDGE 크기 커버해야합니다GR788R : 권장 M2_ing 2.1mm에 의해 CHIPEDGE 크기 커버해야합니다

등

도움말 파일 (GR788R) 정교이 디자인 규칙을 설명하지 않습니다.그래서,이 규칙을 이해하지 못했습니다.

사람이 무엇이 규칙을 만족시키기 위해 할 수있는 날 권해 주시겠습니까?

감사합니다,
안부.
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[erikl]

distance of 2.1mm from all chip edges (layer stress rule, should be documented in the PDK die finishing section, s. layer_stacking.gif
below from an older process, s. the bold
drawn structures between circuit & die edge).

나는 거기에이 모든 지정된 레이어의 구조를 최대로해야한다고 알고있습니다.
2.1mm의 거리 (레이어의 스트레스 규칙, 모든 칩 가장자리에서 PDK 죽을 마무리 섹션에 문서화되어야 s의 layer_stacking.gif
아래의 세 과정에서 , s의 회로 및 가장자리 죽으면 사이에 굵게
그려진 구조).

이 거대한 맥스.2.1mm에 이미 문제가되지 않습니다

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="윙크" border="0" />

.단지 필요한 모든 레이어를 사용할 수 있는지 확인하십시오.

 

[Guest]

미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[shahriar22nd]

답장을 보내주셔서 감사합니다
오늘 나는 당신의 의견은 다음과 효과

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" />내가 콩고 오류의 언어에 대해 혼란스러워했다.내가 뭘 RX_ing입니다, 등 PC_ing 및 이해하지 못했지만 무엇을 '에 의해 2.1mm 크기의 의미가있다'.귀하의 제안에 따르면, 전 계층을 찾아 다 녔있어 그들과 사각형을 만든 (흰색 첨부된 그림에서처럼) chipedge 근처에 선택했습니다.사각형의 크기 설계 규칙에 의해 요구대로 정확히 6.5u 엑스 6.5u입니다.이제 더이상 DRC는 오류가 발생했다.

도와 주셔서 감사합니다.
안부.
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