레이아웃"1.5b

T

Tahar

Guest
안녕하세요 여러분,내 질문 (1.5b/stage plpeline / D 컨버터)의 한 무대 디자인에 관해

여기 사양 :
UMC

/ 기술의 CMOS와 UMC는 0.18 음웹 / 공급 전압 1.8 승C / 1.5 비트 스테이지

d 개 / 최대 20 석사
샘플링 속도 / s 이상

전자 / 차동 입력 범위 1Vppd [/ u]를

이 단계 tradionnaly 첨부된 그림에 따라 구현됩니다.

당신이 디자인의 기본 빌딩 블록 서브 - ADC를, 하위 DAC는, 게인 회로 및 샘플 잡고 있는지.

for the particular requirement of this project (b/) and (d/),

내가이 프로젝트의 특정 요구 사항에 대한 몇 가지 하위 하위 ADC 및 DAC는, 이득 및 샘플을 잡고, 구조
권해 줄래 (나 /) 및 (d 개 /),

사전은 U 주셔서 감사합니다

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 
왜 어떤 논문이나 학위 논문을 언급하지?
당신은 언급하지 않았습니다 해상도 파이프라인 아키텍처 선택의 주요 고려 사항이다.

 
글쎄, 거기에 구체적인 사양에 대한 논문이나 종이, 아니 무연입니다.

지금 해상도에 대해, 그것은 10 비트 해상도에 도달해야한다 4 단계를 예정이다.

그러나, 단 하나의 단계가 필요합니다 그리고 우리가 stage....what 전체 해상도의 관점에서 얘기하고 문제가 될 수있는 150 비트 / 필요한지 알아?초보자도 실수를하면 불러보고 (내가이 분야에서 초보자 오전 할겁니다) 놀라지
Tahar에 의해 2005년 5월 3일 16시 58분에 편집한 마지막으로, 1 시간을 편집한 총

 
버클리에서 일부 thesises을 확인하고 몇 가지 중 하나 아주 도움이 되었습니까 것입니다.

 
안녕.
저기 옆에있는 버클리 또 다른 매우 유용한 논문입니다.(Helsinky 위치한 University of Technology) 웹사이트 헛 찾으십시오.당신이 특히 Waltari 논문 파이프라인 ADC의 설계에 관한 흥미로운 정보를 찾을 수있습니다.

안부,
EZT

 
안녕,
EZT 당신 말이있습니다.
이 URL에서 ADC의 논문을 찾을 수있을 것입니다 : http://lib.tkk.fi/Diss/2002/isbn9512259087/
그리고 다른 것들은.

 
하위 ADC가 : 3B 라 플래시 ADC가
하위 메뉴로 DAC는 이득 : 총액 앰프 전환 adder Subtartctor
SH 공사에 대한 Amplifer 이득 :와 Cascode 증폭기 또는 2 단계 woithout (통해 UR 씩 증가에 따라 다름)
비교기 플래시 : Preamp 따라 래치

근래하면 불러 의심의 여지가 .. 나한테 물어올린날짜 2 분 후 :yibinhsieh 썼습니다 :

여기 pipieline ADC를위한 논문이다.희망은 그것을 당신을 도울 것입니다.이빈.
 
U umaine 대학 갈 수 socklingum의 논문을 찾을 수
umaine.edu / VLSI는

 
저기 신문 t의 설계는 이러한 종류에있습니다.우선, 폴 그레이의 웹사이트에서 ADC가 파이프라인에있는 모든 중반 1990 년대 버클리 논문을 읽어 보시기 바랍니다.저전력 저전압 설계에 대한 다음의 모든 서류를 검색할 수있습니다.
중요 단계마다 해상도에 대해, 콘덴서 스케일링, 생각하고 싶은 것인지 아닌지은 SHA 저전력 설계를하기 전에 당신이 낮은 수준으로 디자인을 시작

 
난 핵심 OPA 생각, 그리고 사양에 알고 있어야합니다.그것을, 직류 이득, GB의 등에

 
안녕
첨부 파일 "디지털 변환기"piplne 아날로그 테스트입니다
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 
얼마나 많은 무대 사용됩니까?방법에 대한 귀하의 신호 주파수 및 샘플링
클럭 속도?

 
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