레이아웃"현재

[Julian18]

안녕하세요,
어떤 크기를 고려 (MOSFET의) 정원에 다양한 디자인의 현재 거울 무엇입니까?나도 이거 하나 기억 길이가 동등해질 수 있도록, 그 이유는 무엇입니까?

TIA가.추가 1 시간 15 분 후 :어떤 제안??

 

[raduga_in]

사이징을 고려 3은 주로 의존
요인

1.현재 가치
2.불일치 문제를 무작위로 또는 systmatic
3.스케일링 팩터

더 나은 길이 그렇게하면됩니다 동등하게
하나의 변수를 고정하고 당신이해야한다
단 너비 manupulate.있는지 확인
일반적으로 동일한 너비와 길이를 사용하여
할 때 필요한 요소를 곱하여 1
더 나은 검색을 제공합니다.

 

[yibinhsieh]

좋은 현재의 불일치 좋은 소음 문제를 들어, 대개 다음과 같은 규칙을 사용 :

1.Use 오래 채널 장치입니다.
어떤 길이의 긴 채널 장치를 결정하는 세 곡선을 쓸어 수있습니다.

2.ajust 너비가 stauration 영역에서 작동할 수 있도록합니다.

3.If 또는 CMRR PSRR, cascoded 아키텍처를 사용하여 중요합니다.

최고 감사합니다,
이빈.

 

[gszczesz]

그러나 또 다른 현재의 거울을 사이징에 대한 의견 :

1) 결정하여 alowable 잘못 주어진 경기 채도.이 지역을 결정합니다.
예를 들어, 특정 프로세스의 불일치 (승 * 패) 20mV/root입니다.만약 당신이 1 - 2mV의 시그마에 대한 다음이 필요합니다 찾고 승 * 패 = 100.

2) 최소 Vdsat 당신이 잘못 근사치는 사실과 일치해야 확인합니다.잘못 경기 aprpoximation 채도를 주로 일반 vdsat로 이루어집니다.이 승의 비율이 / L. 결정할 것입니다

3) 대승 확인이 필요합니다.패주하는 경우가 너무 작습니다, 패 큰 () 지역의 상수를 유지합니다.당신은 출력 임피던스에 대한 최소 동작 전압에서 거래됩니다.

이제 정말 모두를 통해 일반적인 디자인에 가고 싶지 않아 이렇게 규칙 -의 손가락이 훨씬 쉬워집니다.내가 사용하는 다음과 같은 :

1) 좋은 Vdsat 들어, 난 일반적으로 1uA 평방 당을 사용합니다.그래서 내가 만약 승 = 10um, 난 패 = 1um 사용을 10uA 전류 소스를 누릅니다.20uA 전류 소스 들어, 승 = 10um 내가 사용하는 것입니다 패 = 0.5um.영역을 일정하게 유지하기 위해, 난 승 = 15um, 패 = 0.66um 사용할 수있습니다.

더 이상 장치 불일치로 인해 이득보다 감소.이득의 감소 출력 전류 오류 Vth 공헌을 줄일 수있습니다.당신은 주로 lithografical로 남아있습니다.그래서 만약 내가 2-5uA/square처럼 전류 밀도가 더 큰, 만들도록 노력 할께 전류 소스에 대한 낮은 작동 전압이 필요하지 않습니다.

그렉

 

[Guest]

[No message]

 

[mdcui]

그렉 정말로, 그리고 디자인을 현재의 거울에 조심 또 다른 한가지는 크기 조정 방법은 매우 좋은 explaination 제공 체계적인 장치 불일치를 방지하는 것입니다, 예를 들어, 1시 2분 ratioed 현재 미러에 대한 두 가지 선택이있습니다

) 소스 측면 승 / 패 = 10 / 1, 사이드 미러를 단일 디바이스에 승 / 패 = 20 / 1
b)는 소스 측면 승 / 패 = 10 병렬 / 1, 사이드 미러가 두 개의 장치를 모두 승 / 패 = 10 / 1이

분명 옵션 (b)는 더 나은 프로세스에 의한 Delt W 및 델타 패 고려하고있다.당신은 효과적으로 L과 승 측정하는 방법이 이해하는 양념을 사용할 수있습니다.프로브를 사용하여 lv1 (Mxxx) 및 lv2 (Mxxxx)

 

[pbs681]

mdcui 썼습니다 :

그렉 정말로, 그리고 디자인을 현재의 거울에 조심 또 다른 한가지는 크기 조정 방법은 매우 좋은 explaination 제공 체계적인 장치 불일치를 방지하는 것입니다, 예를 들어, 1시 2분 ratioed 현재 미러에 대한 두 가지 선택이있습니다) 소스 측면 승 / 패 = 10 / 1, 사이드 미러를 단일 디바이스에 승 / 패 = 20 / 1

b)는 소스 측면 승 / 패 = 10 병렬 / 1, 사이드 미러가 두 개의 장치를 모두 승 / 패 = 10 / 1이분명 옵션 (b)는 더 나은 프로세스에 의한 Delt W 및 델타 패 고려하고있다.
당신은 효과적으로 L과 승 측정하는 방법이 이해하는 양념을 사용할 수있습니다.
프로브를 사용하여 lv1 (Mxxx) 및 lv2 (Mxxxx)

 

[gszczesz]

MOS의 가장자리 효과가 임계값 또는 기여 비율에 상당한 오류가있을 수있습니다.

첫째, MOS의 가장자리에 벽돌 벽되지 않습니다.그것은 약간 밖으로하거나, 따라서 정확히 10um 폭 10um입니다, 확장 말하기 10.5um 너비가.만약 당신이 단지의 너비와 에지 효과를 두 번, 그럼 20.5um에 그다지 큰 비율을 비교 10.5um 줄 상수있어.

둘째, 다른 임플란트 근처에 침투하여 임계값을 변경할 수있습니다.전 과정에서 중지 보형물 이상의 수법의 살인인의 임계값을 인상 7um에서 새어 일했다.MOS 때 단위 아니, 그 비율의 크기 끔찍한했다.

그럼 좋은 일치를 위해, 당신은 절대적으로 MOS 단위 크기를 가져야한다.단위 MOS MOS 크기 모두가 동일한 크기의 그룹으로, 그래서 5시 1분 비율, 그리고 다른 1 MOS 한쪽에 5 병렬 MOS 수반을 의미합니다.

일부 기업 에선 단순히 이외의 단위 크기를 허용하지 않습니다 디자이너를 거울.때문에 상황에 대한 정확성을 어디에 그렇게 관심이 많아 모르지만 지역에 대해 관심이있다면 제가 같은 가혹한 규칙을 믿지 않아요.그러나 우려와 일치하는 경우, 물론 다 같은 MOS에서 만든되어 있는지 확인합니다.

보조 노트들은 엔지니어, 어떤 장소에도 수요가 현재되면 같은 방향이다.그들은 검색에서 기울기에 영향을 미치는 약물을 제거하려고합니다.있다면 일반적인 centroid 레이아웃이 그물을 그라디언트 효과를, 그러나,이 가정 밖으로 평균입니다 다른 대체 주어진 좌표와 같은 가상화 기술 오프셋을 가지고 모든 MOS.문제는 그 수법의 살인인하지만, 그라디언트가 영역을 단일 지점에서 수용하지 않습니다.때문에 대타 지역에 떨어져있다 또한 symemtrical하지 수법의 살인인입니다.이것은 그 수법의 살인인이 어떤 방향에 따라, 지역에서 대타, 그리고 평균 따라서 약물의 활성 채널에 대한 오프셋을 다른 약물 강도를 차지할 것을 의미합니다 다릅니다.수법의 살인인 선형 영역이고, 거기에 아무 핀치 - 오프, 그러면 그것을 도핑의 평균 symetric에 관계없이 동일한 수법의 살인인 방향이다라고 생각할 수도있다 다른 손에 경우.