레이아웃"전원

[neoflash]

나는 고속 칩 클럭 디자인입니다.우리가 알다시피, 문제의 PLL을 가지고 특정 종류의 이상 또는 이하의 소음을 공급하는 모든 종류의.

만약 고객이 명확하게 칩 가능한 잡음 진폭 및 주파수를 정의하고, 우리가 여부를 우리가 그것을 참을 수있는 칩을 파생 수있습니다.

그러나, 그것은 이미 사양의 그런 종류의 것으로 보인다.무슨 엄지손가락의 규칙이 무엇입니까?

 

[tlihu]

만약 당신이 오펄 디자인 같은데, 앰프, PSRR 유용하게 측정합니다.

 

[zhangsai04]

누군가가 사용하는 LDO를 PLL을하기 전에, 다음의 PLL의 공급이 분명하다.

 

[neoflash]

아니 고객이 일부 사양은 집어 치워?

 

[zhangsai04]

위상 잡음의 PLL을 's Spec에 그 소리가 결론을 수있습니다.

 

[Guest]

[No message]

 

[chenmy]

안녕하세요, neoflash :

디자인의 관점에서

첫째, 당신은 맥 시뮬레이션을 실행할 수있습니다 VCTRL VCO가의 VDD에서 볼 수 PSR (chargepump 및 루프 필터를 해제해야 VCO를 추가되어야합니다) 미만 - 90dB 주파수의 PLL보다 큰 @ PSR해야 대역폭.

또한, 당신은 VDD와 시뮬레이션을 실행할 수있습니다 -10 % VCO는 제품의 DC 공급 sensitity 볼 수있습니다.

최고의 소원!

chenmy