레이아웃"왜

[Guest]

왜 기판에 직접 VDD에 연결되어 있지 않을 수있습니다 / GND로?N N을 사이와 VDD.P는 P를 사이와 GND로?감사합니다.

http://en.wikipedia.org/wiki/File:Cmos_impurity_profile.PNG

 

[erikl]

P는 일괄 P는 - 기판에 직접 연결을 항상 GND로 연결된 (또는 대부분의 부정적인 잠재).은 'n n의 일괄 연결 물론, 대부분의 경우 직접 VDD에 연결되어있는 경우 (또는 가장 긍정적인 잠재력을)하기 위해서는, 그 낮은 가능성에 연결되어있을 수있습니다 기판 효과를 피하기는하지만 꼭 그렇지는 않아 너무 : cascode의 소스를 직접 연결된 PMOS 트랜지스터를 연결 (이 - 물론, 이러한 경우에는 자체 n 필요) 예.

 

[Guest]

[No message]

 

[Guest]

미안, 아마 저도 이해되지 못했다.왜 P는 - substate에서 VSS에 직접 연결되어 있지 않은,하지만 P는 그들 사이에 있어야한다 임플란트?

erikl 썼습니다 :

P는 일괄 P는 - 기판에 직접 연결을 항상 GND로 연결된 (또는 대부분의 부정적인 잠재).
은 'n n의 일괄 연결 물론, 대부분의 경우 직접 VDD에 연결되어있는 경우 (또는 가장 긍정적인 잠재력을)하기 위해서는, 그 낮은 가능성에 연결되어있을 수있습니다 기판 효과를 피하기는하지만 꼭 그렇지는 않아 너무 : cascode의 소스를 직접 연결된 PMOS 트랜지스터를 연결 (이 - 물론, 이러한 경우에는 자체 n 필요) 예.

 

[frankaurora]

이유는 문의 저항을 줄이기 위해이다.

 

[baenisch]

직접적으로 약하게 뿅 N 또는 P는 지역의 금속을 연결 시간 이내에 끝나
ohmic 접촉 쇼트키 연락처 및없습니다.따라서 강력하게
실수로 접촉 면적이 미치는 영향을 줄이기 위해 형성됩니다.

안부 인사

Andi의

 

[Guest]

모든 해답을 완벽하게됩니다.

제 2 센트를 추가 -
정말 표면 도핑 수준에서 가장 높은 밀도를 가지고 - P는 이외에 임플란트가 필요 PDIFF뿐만 아니라 거기에 있어야 포인트을 누릅니다.

유한 속도로 인해 [유한 이온의 에너지 범위 50 - 500 케빈] 이온의 절차 이식, dopants 실리콘 기판 내부에 침투 않는다 / 그들이 바로 표면에, RTA [열적 어닐링]이 않으면 이후에도 거주하는 않아 표면에 표면에 최적의 밀도를 포기하지.

하기 위해, 그들은 일반적으로 항상 P는 어떻게 보급 P의 상단에 P는 이식 - 기판 지역 어디서나 PTAP 필요한 밀도를 원하는가.

사건 NTAP 비슷합니다 [NWELL 탑]뿐만 아니라, 그들이 가지고 NIMP NDIFF NWELL 이상.