레이아웃"아무도이

[aglow_pig]

안녕하세요, 모두들

1.거기에 첨부 파일 picture.it '에서 묘사된대로 모자에 C1 NMOS M1.now의 게이트에 연결들, 내가 어떻게 출력 노드는 동일한 용량을 얻을 수 알고 싶어합니다.
2.내가 VCXO.how 내가 그것을받을 수 fv 곡선에 대한 시뮬레이션 결과를 얻을 싶어?

들으
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[aglow_pig]

NMOS 및 채도를 지역에서 근무합니다.

아무도이 문제를 어떻게해야 할지를 좀 알 수 있나요?

 

[eng_Semi]

첫번째 질문에 대한 통해 UR :
U 낮은 주파수에서 드레인 게이트 기생 커패시턴스를 열 예정 회로, 너무 U에 C1 출력에서 볼 수 없겠지 수있습니다.

하지만 더 높은 주파수에서 드레인 게이트 커패시턴스 짧은 될 회로, 너무 U에 C1 출력에서 나타납니다.

사이에 있음은 U에 C1 및 게이트 드레인 커패시턴스 사이의 조합을 찾을 것입니다추가 1 분 후 :내 assupmtion에 C1을 기반으로 "Cgd

 

[aglow_pig]

회로에 C1 "Cgd.but 난 아직도에 C1의 출력에서 정확하게 동일한 capicitance 싶어합니다.
지금은 더 높은 주파수에서 당신이 말한대로 (같이 : 10MHz)에 C1 아직 누전에 C1 때 않는다 "Cgd?
난 내가 모자에 대한 네트워크 NMOS 소요될 수있습니다 고해상도 여부를 제가 계정에 vccs 및 GDS를 받아 혼란 스러워요 상응하는 cap.but caculate 것 같다.

통해 UR 도움을 들으!

 

[Guest]

[No message]

 

[montage3000]

드디어 cgs과에 C1의 시리즈입니다

 

[aglow_pig]

, 몽타주 당신이 들으 및 eng_semi.
내가 IC에서 design.i anlog의 초보자도 아직이 문제에 대해 약간의 혼동이있어.

vccs과 GDS의에 C1 및 Cgs.so와 시리즈입니다 회로의 작은 신호를 아래와 같이 다이어그램을 마우스 오른쪽 무엇입니까? 경우 노드 A와 B는 C에서 KCL 방정식을 사용하여 3 가서 그것을 해결하려고, 난 그것이 매우 어려운 것으로 나타났습니다 출력 저항 VO / 도착 좀이를 해결하기 위해 조언을 줄 IO.can?

많이 들으!
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