레이아웃"스택

P

penchal_gv

Guest
안녕하세요 친구,
어떤 장점 및 레이아웃을 통해 스택의 단점은?

 
당신 metal1 및 metal2 ()와 사이에 쌓아 via1 말은 하지마 via2 (사이 metal2 및 metal3)?

 
예, 새로운 기술은 일반적으로 ()에 우리를 통해 다른 이상을 통해, via2 이상 via1 예를 들어, 한 장소.
그 (을 통해 스택과 같은 배치하여 무엇을 r에 n 장점 단점).

 
음, 분명 장점은 더욱 소형 라우팅 : 적은 칩 면적과 적은 기생.만약 프로세스 스택 비아스 허용 게이트 근처에 쌓아 바이어스를 사용하지만, 일반적으로, 좀 더 스트레스를 소개할 수있는 장점이있습니다 거기에 대부분

 
장점 :
본드 패드의 구조, 스택 비아스 두꺼운 구리 금속 위의 라인을 실행하기위한 지원을 제공하는 데 사용됩니다.이것은 또한 CLVS (구리 회선 비아 지원 같은) 구조 알려져 있으며 하위의 필요성이 90nm 공정의 본드 패드의 구조.

단점 :
난 그것이 마스크를 몇 가지 방법으로 또는 다른 영향을 미칠 만드는 유일한 이유를 제외하고 생각할 수 없다.

 
하나의 단점 :
큰 저항을하는 경우 비아스의 작은 번호를 사용

 
나도 알아 그건 그들이 금속에 대한 스트레스로 인해 비틀 것을 권장합니다 비아스의 큰 숫자의 경우이다.그래서 이곳 M1과 M2와 M3를 다시 offsett 등에 M1을

 
테디 썼습니다 :

나도 알아 그건 그들이 금속에 대한 스트레스로 인해 비틀 것을 권장합니다 비아스의 큰 숫자의 경우이다.
그래서 이곳 M1과 M2와 M3를 다시 offsett 등에 M1을
 
cmos_dude 썼습니다 :나조차도 UMC가 비슷한 프로젝트를위한 DFM 지침 발생했습니다.

하지만 이해할 수 없을 경우 동일한 스택 비아스 하나의 프로세스에서 금속 스트레스를 지원하는, 그들이 어떻게 다른 스트레스를 추가할 수있는 사용됩니다
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="질문" border="0" />

- Cmos_Dude
 
srieda 썼습니다 :cmos_dude 썼습니다 :나조차도 UMC가 비슷한 프로젝트를위한 DFM 지침 발생했습니다.

하지만 이해할 수 없을 경우 동일한 스택 비아스 하나의 프로세스에서 금속 스트레스를 지원하는, 그들이 어떻게 다른 스트레스를 추가할 수있는 사용됩니다
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="질문" border="0" />

- Cmos_Dude
 
cmos_dude 썼습니다 :srieda 썼습니다 :cmos_dude 썼습니다 :나조차도 UMC가 비슷한 프로젝트를위한 DFM 지침 발생했습니다.

하지만 이해할 수 없을 경우 동일한 스택 비아스 하나의 프로세스에서 금속 스트레스를 지원하는, 그들이 어떻게 다른 스트레스를 추가할 수있는 사용됩니다
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="질문" border="0" />

- Cmos_Dude
 
장점이 금속의 면적 감소 및 라우팅에 대한 더 많은 여유 공간을 제공하고, 우리가 다른 하나 이상의 다른 비아스 쌓을 수있습니다.

만약 우리가 같은 장소에서 모든 비아스 disadvntage 배치하는 경우, 하나를 제조하는 동안 다른 때마다 위에서 우리는 같은 장소에 에칭 및 비아스 경우 중 하나가 실패 시간 동안 조작이 있는데요을 만들 수있는 것입니다.
그러므로 모든 파운드리 doesnot이 기능을 줘.

i가 1 개 이상의 종류를 통해 사용하도록 제안합니다 즉, 2 또는 via1 후 2 개 이상 via2 그 이상 다른 사람과 같은 방식으로.

 
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