레이아웃 수 내 게이트 길이를 나 증가?

[shsharifm]

안녕
내가 90nm의 거장과 함께 역동적인 디자인 래치의 레이아웃을.내 휴대폰 회로에 트랜지스터를 2의 길이를 증가 게이트 증가 내가 지연.거장 시뮬레이션은 완벽하게 작동 세포가 더 게이트 길이의이 허용 지연을 때문입니다.오늘, 누군가 지연을 말한 날 내게 보여 결과가이 못 시뮬레이션 될 신뢰 있지만, 수 및 증가 게이트 길이를 할 수 있도록 장치가 작동 장치를 한 채널, 내가 방법이 사용해야 없습니다.수있는 신체가 말해주세요 왜?내가 그것을받을 수 없습니다.왜 거장의 길이보다 더 큰 90nm의 게이트 또는 pmos과 nmos와 90nm의에서 레이아웃을 어떤 레이아웃 디자이너 도구를 디자인 그럴 수 없어?

 

[erikl]

물론 그렇게 할 수 있습니다.
가능한 제한 (둘 다 패 용 승 &) 모델을 시뮬레이션의 유효성을 우려.그 분 이유를 몇 가지 파운드리 '유일한 PDKs 제한할 수 없습니다.뿐만 아니라 최대.값.
일반적으로, 시뮬레이션 모델은 20되며 정확한 충분히 패 ≤ 20 * Lmin 1 / 20 ≤ 승 / 패 ≤.그 한도 내에서 마 걱정 말라고 당신만큼!

 

[Guest]

[No message]

 

[strennor]

예, 작동

상관 관계의 Fab에서 데이터를 갖고 더 있으면됩니다

또는, 자신감 수 있도록 자신을 좀 더 시뮬레이션을 게시