레이아웃"불일치에

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foreverloves

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만약 내가 같은 차원을 가진 두 NMOSFET 디자인 (승 / 패), 그들이 얼마나 그들이 서로 다른 조작에 따라 다를 것인가? 하나 "느린"를 입력하고 다른 사람이 되어라 "빠르게"를 입력 수있는가?

이유는 잘 일치하는 두 가지가 필요 transisors

감사합니다!!

 
레이아웃의 일부와 일치하는 기법, 일반 centroid 또는 interdigitating보십시오.

 
foreverloves 쓴인용구 :

그들이 얼마나 그들이 서로 다른 조작에 따라 다를 것인가? 하나 "느린"를 입력하고 다른 사람이 되어라 "빠르게"를 입력 수있는가?
 
감사합니다!!

한 "느린"를 입력하고 다른 사람이 되어라 "빠르게"를 입력 수있는가?당신을 다시 감사드립니다

 
말도, 우리를 포함 변이에 의해
(1) 많은 많은 편차
(2) 장거리 ( "1000um) 유사 웨이퍼 시간
웨이퍼 시간 (3) 짧은 거리 (~ 10um) 유사

코너의 경우 usaually (1) 발생
여기서 게이트 옥사이드, 채널 이식을 어느 정도까지 다양
고도 (3)에서 일어날 가능성이 크다.

예를 들어, 폴리 코너 저항 값을 가질 수있습니다 / -30 %
하지만 일치하는 쌍을 시간 수있습니다 ~ 1 %의주의 레이아웃 (1 시그마).

 
foreverloves 썼습니다 :

만약 내가 같은 차원을 가진 두 NMOSFET 디자인 (승 / 패), 그들이 얼마나 그들이 서로 다른 조작에 따라 다를 것인가? 하나 "느린"를 입력하고 다른 사람이 되어라 "빠르게"를 입력 수있는가?이유는 잘 일치하는 두 가지가 필요 transisors감사합니다!!
 
foreverloves 썼습니다 :

만약 내가 같은 차원을 가진 두 NMOSFET 디자인 (승 / 패), 그들이 얼마나 그들이 서로 다른 조작에 따라 다를 것인가? 하나 "느린"를 입력하고 다른 사람이 되어라 "빠르게"를 입력 수있는가?이유는 잘 일치하는 두 가지가 필요 transisors감사합니다!!
 
당신 Razzavi p.465의 책을 읽을 수있습니다.

그들의 가상화 기술에 의해 서로 다른 것입니다 : 독극물 / 평방 (WL) 독극물 검사 결과와 나노 (Cf 모델 카드)에서

승 및 L도 조금 있지만 지나지 미만 달라집니다

OkGuy

 
foreverloves 썼습니다 :

만약 내가 같은 차원을 가진 두 NMOSFET 디자인 (승 / 패), 그들이 얼마나 그들이 서로 다른 조작에 따라 다를 것인가? 하나 "느린"를 입력하고 다른 사람이 되어라 "빠르게"를 입력 수있는가?이유는 잘 일치하는 두 가지가 필요 transisors감사합니다!!
 
파운드리 특성 불일치 보고서는 얼마나 많은 버몬트와 GM의 제공을 올리는 승 용 * L. 다릅니다당신의 데이터를 참조하여 simualtion에서 최악의 경우에는 유사 콘텐츠를 포함합니다.

하지만 저는 거의 같은 속도가 다른 하나를 천천히 계속하기 때문에 결과가 궁금해 빨리 오전 / 천천히 구석에 설계 과정을 유사 나타내는 것입니다.

그래서 가장 안전한 방법은 승 * 패 정도로하면 ID가 유사 콘텐츠에 대해 신경쓰셔야하는 것입니다.

 
최상의 결과를 얻으려면 :
1 : 디바이스를 사용하여 넓은 지역.예를 들어 해달라고 대신 1um x 0.18um를 사용하여 10um x 1.8um 사용할 수있습니다.영역을 그들은 더 큰 일치하게됩니다.
2 : 너무 깊이 포화 상태에있는 승 & 패 확장할 수 있는지 확인합니다.즉, 이것은 일반적으로 너무 패 승 상대와 Vgs 혹사 대형되어야 큰해서는 안됩니다.
3 : 최고의 장치가 서로 일치하는 다음 외부 가장자리에 더미 디바이스와 차지했다.만약 당신이 multifinger 장치 interdigitate 더 나은 결과와 일치하는 것입니다.

 
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