레이아웃"문제가

[moisiad]

모두 안녕

내가 샘플 및 보류 8 비트 파이프라인 ADC는, 어떤 아주 좋은 행동을 전시 무대 디자인했다.사건 그러나 그곳에서 계단식으로 여러 단계의 아주 나쁜 (대형 스파이크지고, ADC는, 각 단계의 출력을 실현 일부 경우에 올바른 값을).
그 때문에이 요금이 생각이 다른 하나의 단계에서 패스, 거기에는 아무 단계 사이에 버퍼입니다.
매일 당신과 같은 문제를 본 적이 있소?당신이 제안하는 게 있으세요?

감사합니다

 

[sunking]

그것을 말하기 힘들었을 꺼입니다.그 일으킬 수있는 많은 : 회로 구조, 오후 오파의 시뮬레이터 settting 그래서 같은

 

[Guest]

[No message]

 

[moisiad]

안녕하세요 sunking

난 뭐가 뭔지도 회로 토폴로지를 보지 않고 잘못을 나타냅니다 어려운 동의해야합니다.

그러나 그게 이상한 제가 보기엔 그런 경우에도 잘 OPAMP 이득 70dB, 시간 = 14ns 정착 (오후 = 60, 설계) 및 샘플입니다 베이커 (부터 -의 CMOS 혼합 신호 회로 설계, pp.355) 회로를 잡아 운영 충분하면 그냥 용량성 부하 운전 좋은 (심지어 빈 삼각형을 얻기 위해 Vout 특성), 때 출력을 왜곡 SH 공사 단계에 드라이브를 관리하고있다.

왜냐하면 파이프라인에 ADC가 이전에 경험이 다른 사람도이 문제의 unfortunattely 도서 또는 작성되지 않은 서류는 같은 종류의, 함께 온, 내가 감사 하겠어요 (만큼 지금까지 내가 아는)

귀하의 시간을 내주셔서 감사합니다