레이아웃"무슨

[rockycheng]

안녕,

내 디자인에서는 여러 샘플링 커패시터에서 높은 정확성을 특별 행정구에서 사용되는 - ADC가.τ 매우 요구 사항을 충족 작은 보관해야합니다.즉, 두 연구 및 C가 매우 작아서을 의미합니다.계산 작은 C 100fF 주위를 보여줍니다.이것이 가능 좋은 정확도와 레이아웃을 구현해야?그리고 저항은 어떡하고?
고마워.

안부,
록키 [/ B 층]

 

[arno_a_boy]

적은 커패시턴스 값이 싼 지역의 작은 필요합니다.
100ff 및 통합을위한 좋은 크기로 가능합니다.
100,000 저항에 대한 저항을 덜 가지고 더 나은
작은 입술.내가 아는 10 옴입니다.

 

[snoop835]

안녕하세요 RockyCheng,

당신이 말해 줄 수에 대해서 어떻게의 프런트 엔드 회로를 설계 가서 귀하의 특별 행정구 (Sample-hold/DAC).만약 내가 특별 행정구를 재배포 충전 방법은 어떻게 결정합니까 커패시턴스 값이 무엇을 최소한의 불일치에 대한 최적의 값을 사용합니다.

감사합니다

 

[Vamsi Mocherla]

더 나은 가치를 점점 레이아웃 중 하나는 좋은 방법은 일련의 2 뚜껑을 넣으려면 2 병렬보다 정확한 레이아웃을 얻기 위해서이다.예를 들어, 만약 당신이 있으면 시리즈 2 100 FF로 모자를 넣을 수있습니다 50 FF로의 효과적인 모자를 누른 다음 가장 기본적인 가치가 100 FF로 모자를 실현 유사한 구성과 그들이 평행하게.그래서, 효과적으로 얻을 100fF.

이 많은 지역입니다 대한 단점.따라서이 기술을 대문자로 작은 값을 사용할 수있습니다.같은 저항을 할 수있습니다.만약 당신이 10 옴 저항을 실현하고 싶다면 100 오옴 각 병렬 저항하다 10.만약 당신이 더 큰 가치를 밖으로 누워있는 경우,이 기술에 대한 필요가없습니다 ......입니다

 

[rockycheng]

감사합니다!이 레이아웃 방법을 시도합니다.

 

[Guest]

[No message]

 

[ravig]

안녕,
마찬가지로 Vamsi 레이아웃에 의해 큰 값을 여러 개의 손가락 저항기 또는 콘덴서의 작은 가치를 실현시킬 필요가있다 () 시리즈와 병렬로 조합을 사용합니다.이 불일치 오류가 평균.
현재의 기술을 달성 할 수있다 커패시터에 / -0.1 % 일치하지 않습니다.일치하지 않는 매개 변수가 제공하는 파운드리 업체를 확인하십시오.그리고 당신이 일치하지 않는 당신을 위해 확인되었는지 확인했다.만약 불일치, 당신을 위해 다음 트리밍 옵션을 생각하거나 ADC를 위해 보정 회로가 추가가 확인되지 않습니다.지금까지 내가 0.1 % 불일치 80-10 비트의 해상도를 확인 파이프라인 ADC는에 (atleast) 알아.난 많이 SAR ADC는 대해서 잘 몰라요.

제가 도움이 되었으면 좋겠

라비