레이아웃"그리는

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하기 위해서는 래치 - 닥쳐, 내가 어떻게 수법의 살인인 guardring 그릴 수 피하기 위해 안녕하세요, 최근에, 난 현재 converyor 회로, 저전력의 CMOS 무승부를 무엇입니까?난 매일 MOS 트랜지스터에 대한 guardring 무승부를해야하거나 여러 개의 MOS 함께 guardring 무승부?예 : P는 그리기 guardring 모든 nmos transisitor 서라운드.감사합니다

 
두 번 guardring 무슨 뜻 이죠?내 뜻은, 제가 ervery 존재 transisitor 또는 모든 존재 트랜지스터 함께 guardring 추가해야합니다 날씨가 무엇입니까?감사합니다

 
만약 그들이 동일한 일괄 연결하면 영역을 저장하려면 동일한 guardring에서 MOS를 결합합니다.또한 세분을 고려하십시오.

 
좋은 레이아웃을 위해, 당신은 항상 차동 쌍과 같은 중요한 회로, 전류 미러 & 버퍼 (높은 전류 운반 트랜지스터)를 doubel guardring를 제공해야합니다.
항상 더블 B / W의 아날로그 및 디지털 회로. guardring을 제공합니다 (별도의 아날로그 및 디지털 회로)
다른 모든 트랜지스터 U 휴식 같은 일괄 만약 그들이 겪고있는 단일 (또는) 연결 탭 지키고 제공할 수있습니다.

 
좋은 전기 설계 규칙에 대한 관련 래치 업 규칙 짜부라졌네요해야합니다;
물론, u를 몇 가지 관련 규칙이 필요해 내 메일 pls.(시) gmail.com babbage.song

 
1.더블 가드 링을 별도로 중요한 회로 쌍 등은 diff ()과 같은 위해 특별히해야합니다.
2.에 guardring ntap VDD에 연결되어 nwell 및 psubstrate VSS에 연결 guardring ptap.
3.어떻게 경비가 울리면 수 있어야 폭?일부 foundrys들은 latchup 워드 프로세서에 정보를 제공합니다.
4.일부 디자이너와 같은 회로의 각 블록 사이 guardrings 제공 믿는 모든 회로 블록 주위에.

 
각 트랜지스터에 대한 guaring 필요하지 않습니다.얼마를 원해요 때문에 현재 통해 UR diffpair에 따라 팔렌 transitor에 대한 NMOS PMOS 트랜지스터 및 PPLUS 탑에 대한 도청 & 걸릴에 둘째로 현재의 방법을하는 방법을 통해 UR 전체 회로 take.If에 ging입니다라고 DP는 말을 많이 걸릴 것 같아 ging이 괜찮 아요 전류만 범위이다.두 번 모두 gaurdring 권장을하지 않습니다.

 
또 다른 중요한 점은 더 완벽하게 guardring 연락처 및 금속 연결 최고의 VCC는 VSS를 연결하거나, 그렇지 않으면이 저하될 것입니다 보급 resitance 제공하기 위해 커버가와 이동 통신사를 수집 능력을 차폐.

 
Latchup을 피하기 위해, 우리는 일반적으로 위 지침에 걸릴 efollowing :
우리가 일반적으로 제공하는 1.At 트랜지스터 수준, 즉 PMOS에 대한 ntap 두드린다와 VDD에 연결합니다.Ptap Nmos 및 VSS에 연결합니다.
취침 stripwhich이다 임플란트, 보급, 금속, 연락처로 구성되어있습니다. 배치 및 간격을 파운드리에 의존한다.

2.When 해당 스트립 동봉해 중요한 transitors, 그것 가드 반지로 간주됩니다.

디자이너 요구 전류, 차동 페어 가드 링을 함께 동봉되어 거울처럼 중요한 회로 3.Depending.

아래 인버터 가드 링을 함께 동봉된 그림입니다.
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 
그 전기장의 패턴을 분석하는 방법으로 포장의 책을 같은 새로운 디자이너에게 도움이 될 것입니다 그래서 책을 읽기를 참조했다, 그리고 내가 너에게 그런 예를 들어 시각적있다 EDA 소프트웨어를 검색할 수있습니다 최선이라고 생각을 이해, 전직했다.레이아웃하는 방법을 마이크로 프로세서 회로 denced 등

 

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