레이아웃"공정

[Guest]

내가 0.25um 공정에서 회로도 및 레이아웃을 포함한 bandgap의 설계도를 입수.내 디자인에 그것을 사용하려고합니다.하지만 0.18 프로세스를 사용하고있습니다.

내가 회로도 .18 프로세스 모델에서 시뮬레이션했다.성능이 좋다.수 있습니까 .18 프로세스를 설계 .25 프로세스의 레이아웃 니 다?내가 .18 과정에서 블록의 다른 부분을 끝냈습니다.물론, 콩고와 LVS 정리할 수있습니다.

이 레이아웃의 성능에 어떤 문제가 소개시켜 줄래?

감사합니다.

 

[srivatsan]

난 더이상 당신 iteslf 트랜지스터의 특성을 아주 dramtically ""그날부터 변경하면 아래 .18 음 0.25 하이테크 기술로 얻을 수 있다고 생각합니까.
srivatsan

 

[jordan76]

NPN를 사용하는 경우, 당신은 더 나은 신뢰성을 달성 / 더 나은 성능을 설계 규칙이 지침을 따르면.

만약 당신이 새로운 모델과 콩고에서 예전 디자인 / LVS의 새로운 기술 깨끗한 시뮬레이션, 어떤 문제인지 모르겠하지 않는 경우.유일하게 가능한 지역의 벌금 벌점입니다.

안부,
jordan76

 

[Guest]

jordan76 썼습니다 :

NPN를 사용하는 경우, 당신은 더 나은 신뢰성을 달성 / 더 나은 성능을 설계 규칙이 지침을 따르면.만약 당신이 새로운 모델과 콩고에서 예전 디자인 / LVS의 새로운 기술 깨끗한 시뮬레이션, 어떤 문제인지 모르겠하지 않는 경우.
유일하게 가능한 지역의 벌금 벌점입니다.안부,

jordan76

 

[rajath]

만약 당신이, 그리고 새 프로세스의 모든 구석에 시뮬레이션을 완료하신 회로, 그럼 당신은 두려워할 이유가없는 작품.마찬가지로 측면에 대한 PNP의, 공정 설계 키트는 세포가 이전 프로세스에서 사용되는 다른있을 단위 세포를 제공합니다.그래서 새와 오래된 세포 교체해야 할 수도있습니다.하지만 bandgap 회로 이후, 그 밖에 비율은 어느 경우에도 이러면 정말 필요한 것이 중요합니다.

 

[DoctorX]

난 당신의 새로운 디자인을 할 필요가 있다고 생각.그건 안전.제가 지금 방금 (추출) 회로 시뮬레이션 0.18um 모델을 사용하는 있다고 가정합니다.만약 당신이 그렇게 오래 걸리지 않을 겁니다하지만 작동 회로가 있었나요.

 

[JPR]

만약 당신이 기존 0.25u 토폴로지를 이해하면 아마 그렇게하지 않으면, 전원 공급을 0.18u 공정에서 사용하는보다 더 큰 요구 및 이에 상응하는 장치 (PNP는, 저항기를) 사용할 수있습니다 가정으로 시작한다.

당신은 몇 가지 새로운 토폴로지에 대한 장치의 규모, 수도 있지만, 제 생각엔 그 경우에는 당신이 너무 작은 규모의 문제가 일치 될 수있습니다.

(물론, 모든이의 두 프로세스에서 동일한 기준 전압을 찾고있습니다 ...) 가정

 

[zx2051]

어떻게 힘을 가진 당신은 아닌 가요?1.8V 또는 3.3V의?

 

[andy2000a]

만약 당신이 25 음 bandgap Vcc = 3.3 디자인
및 0.18um 아직 vcc = 3.3V의 ..

필요 없어 다시 디자인 ..

하지만 사용하는 경우 vcc = 2.5 또는 1.8V - "다시 디자인
그리고 만약 Vcc = 1.2xx 그것을 디자인 힘들었을 꺼입니다 1.8 bandgap
당신이 (가난 PSRR) .. MOS cascode 수없습니다

 

[Guest]

[No message]

 

[layes]

아날로그 당신이 그것을 재설계해야한다
그것 아마 0.25부터 0.18 괜찮아 디지털
0.18가 아니라 0.25부터