(디지털)"..

[smileysam]

스피 시뮬레이션에서 다음과 같은 경고 방법 :
# ** 경고 : (vsim - 3015) F : / Verilog / up_down.vl (7) : [PCDPC] - 포트 크기 (1 또는 1)에 대한 연결 크기 (3) 일치하지 않는 포트를 '계산'.

코드는 다음과 같이합니다 :/ / up_down 카운터
모듈 main_module (데이터, up_down,로드,,, 시계, 카운트 활성화)를 재설정;
입력 [2] 데이터;
입력 up_down,로드, 설정 리셋;
inout 시계;
출력 [2] 계산;
clock_gen I2 (시계);
up_down 하오 (데이터, up_down,로드,,, 시계, 카운트 활성화)를 재설정;
endmodule모듈 up_down (데이터, up_down,로드,,, 시계, 카운트 활성화)를 재설정;
입력 [2] 데이터;
입력 up_down,로드,,, 시계가 활성화 재설정;
출력 [2] 계산;
reg 계산;
(posedge 클럭 또는 재설정) 항상 @
시작
만약 () 수를 재설정 "= 3'b000;
그 밖의
만약 () 활성화
시작
만약 (부하) 계산 "= 데이터;
그 밖의
시작
만약 () 계산 up_down "= 카운트 1;
다른 계산 "= 카운트 -1;
끝
끝
끝
endmodule모듈 clock_gen (시계);
출력 클럭;
reg 시계;
초기
시작
시계 = 1;
영원히
시작
# 50 클럭 = 0;
# 50 시간 = 1;
끝
끝
endmodule올린날짜 1 시간 7 분 후 rob .. 해결

reg 계산; -] 계산 [2시 reg ";

 

[Guest]

[No message]

 

[ljxpjpjljx]

네, 입력 데이터를 수정해야합니다!