(디지털)"(VHDL

[Mirzaaur]

친애하는 모든

난 이미 Verilog로 이루어졌다 다른 디자인과 내 디자인을 시뮬레이션해야합니다.Verilog VHDL 모듈의 설계와 통신할 것입니다.

제가 테스트 벤치를 사용하지만, VHDL 내 디자인의 시뮬레이션 짓을 동일한 테스트에서 다른 디자인을 사용해야 실질적인 이유이다.방법 (Verilog) VHDL 시뮬레이션 디자인 디자인 사용하는가??
LITRATURE의 조언을, 어떤 조언을, 모든 종류의 제발??미리 감사드립니다,

미르자

 

[semiconductorman]

대부분의 시뮬레이터 simultaion 지금은 혼합 모드를 지원합니다.
당신은 Verilog 또는 그 반대로 내부 VHDL 모듈 인스턴스 수있습니다.디자인 compling 때 확실하게 정확한 순서로 그것을 컴파일합니다.난, 전자, 만약 Verilog VHDL 모듈의 인스턴스이며, 다음 Verilog 파일을 모든 VHDL 파일을 컴파일합니다.그 후 마찬가지로 usaul 컴파일합니다.

 

[anilkumarv]

혼합 언어를 사용하여 모의 예를 들어, Synopsys의에 대한) 이름에 의해 모두 Verilog 및 VHDL 컴파일 될 수 있고 함께 sumulated의 코드 (명령에 대한 PDF 파일을 참조 도구 VCS는 MX있다

 

[Guest]

[No message]

 

[go4sandesh_vsn]

어느것을 사용하여 시뮬레이션 도구를 통해 UR ... 그렇게되면 혼합 HDLs (요즘은 그들의 대부분을 지원하는지 확인 할 )..... n 그냥 ..... 관련 설명서를 따르십시오

ModelSim 특히, U "에 파일을 ... 그건 모든 챕터가 .... 모의 lang 혼합 전용 자사의"modelsim_user.pdf 따를 수있습니다

도움이 되길 바래요