(디지털)"VHDL은

[snehaganesh]

내가 VHDL 엔티티를 확인 Testbenches Verilog 쓸 수 ...이미 그렇게하고 어떤 제약 있습니까?

 

[omara007]

Testbench 마찬가지로 간단하게 테스트에서 디자인에 대한 최상위 수준으로 간주됩니다, 그럼 VHDL 구성 요소를 테스트하는 Verilog Testbench 사용할 수있습니다.이렇게하면 Verilog 블록 인스턴스를 동일한 방식으로 Testbench Verilog VHDL 내부 구성 요소의 인스턴스에 의해 이루어집니다.그냥 당신이 환경을 혼합 언어 디자인을 지원하는지 확인하십시오.

 

[rajsrikanth]

네 U 즉, 우리가 실제로 Testbench에서 주어진 클래스의 인스턴스 걸릴 becoz 할 수있습니다.U 어떤 때 법인 또는 모듈 인스턴스는 상관하지 않습니다.

 

[Guest]

[No message]

 

[ameed]

안녕,

그래, 넌 할 수있어.

고맙습니다 .....

 

[gck]

우리가 그래 할 수있습니다.
VHDL 모델의 인스턴스에 대한 Verilog 테스트 벤치에서 할 수있다.
시뮬레이션을하기 전에 당신이 perticular 시뮬레이션 도구의 설명서를 참조해야합니다.

ModelSim U 챕터를 통해 갈 수있는 혼합 모드 시뮬레이션 전화