(디지털)"Verilog

[Guest]

코드 :입력 [3시] D 조;

입력 CLK, 세 계 최 초의;로직 [3시] 개최;항상 (posedge CLK) @

시작

만약 () 보류 세 계 최 초의 "= 0;

그 밖의

보류 "= d 개" "1;

끝q를 = 개최 [0 할당];

 

[asicganesh]

이 일을해야 해

입력 [3시] D 조;
입력 CLK, 세 계 최 초의;

출력 [3시] 질문;

] 보류 [3시 reg;

(posedge CLK 또는 posedge 세 계 최 초의)은 항상 @
시작
(세 계 최 초의 경우)
보류 "= 0;
그 밖의
보류 "= d 개" "1;
끝
끝

q를 = 보류 할당;

 

[Guest]

[No message]

 

[Guest]

ASIC 기반 잘못되어 Ganesh 차단 이해하지 nonblocking.비 차단하고 모든 첫번째 표현 nonblocking의 오른쪽 평가 후 왼쪽 변수에 할당합니다.자신의 코드에 대한 생각 :

보류 "= d 개" "1;

모든 클럭 에지 d 개의 고정됩니다.이것은 D 조 한 번 옮겨받을 것입니다 다음 할당된 모든 클럭주기의 원래 가치를 의미합니다.라 나던을 변경할 경우에는 그 이상의 데이터의 동일한 조각 다시 한가지 변화에 상응하는 것입니다.D의 경우에는 당신이해야 할 내용을 이동하려면 :

코드 :항상 (posedge CLK) @

시작

(세 계 최 초의 경우)

보류 "= D 조;

그 밖의

잠깐 만요 ""잠깐 만요 = "1;

끝

q를 = 개최 [0 할당];

 

[powerstar007]

거기에 차단되지 않은 과제를 차단 아무 소용이 질문에 디지털 초보자가 질문 wrt입니다.

만약 그가 모든 클럭 사이클, D 조 shoulb 모든 clcok주기 전환해 수 입 변화를 원한다.하면 불러 4'b1111 입력으로주고 everyu U 클럭 에지에서 O를 볼 수있습니다 / P는 고등학교의 모든 시간이 신호를 "D"는, 입력 확인

 

[Guest]

답변 주셔서 감사합니다.난 내 질문에 제대로 표현한 생각하지 않습니다.내가 질문에 입력의 모든 비트를 이동하고 싶었그래서 기본적으로 직렬 입력 병렬 응용 프로그램.L0gik의 솔루션 일이었다 주위에.도움을 주셔서 감사합니다!