(디지털)"Verilog

[ktsangop]

안녕하세요!
내가 Verilog에 관한 질문이있습니다.

이런 코드는 같은 매우 간단한 변화에 등록이 :
코드 :

모듈 eleos_sub (NOCclk, 평방인치, full3);

입력 NOCclk, 평방인치;

출력 full3;

reg [7시] 들어 mem = 8'b0;

reg full3reg;

할당 full3 = full3reg;항상 (posedge NOCclk) @

시작

만약 (들어 mem [7]! = 1'b1)

시작

들어 mem = 들어 mem ""1;

들어 mem [0] = 평방인치;

끝

다른 경우 (들어 mem [7] == 1'b1) = 1'b1 full3reg;

끝endmodule

 

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