(디지털)"Verilog에

[eruisi]

IEEE 표준 1364 년, 그것은 다음과 같은 코드가있다
코드 :

모듈을 테스트;

와이어 P는;

reg q를;P는 할당 = q를;

초기 시작

q를 = 1;

# 1 질문 = 0;

$ 표시할 시간 ( "에서 : % T는 값은 % f를 \ n", $ 실시간,는 P);

끝

endmodule

 

[Guest]

[No message]

 

[semiconductorman]

그래, "# 1 질문 = 0;"성명을 차단합니다.하지만 가치를 밖으로 인쇄되고 P는 아니 여기가 q를 계약하면 = "q"를 그것 spearate 스레드 또는 항상 () P는 = q를 q를 @ 작성에 상응하는 비용입니다 용어 Verilog에서 나오는 spons P는 할당하지 않습니다이다 ; 맞지?이렇게하면, 인쇄 후 성명을 q를 q를 위해 피 assinged 또는 p로 할당하기 전에 델타주기가 실행될 수있습니다그래서 예측이되지 않습니다하지만 이것보다 더 잘 작동합니다 항상 공공의 가치를 이후에 질문에 할당된 인쇄하면 인쇄하기 전에 지연에 배치해야합니까.전에 질문에 할당된 다른 방법이 주위에 있으면, 인쇄, 항상 공공의 가치를 출력 p로 q를 매기는 지연을 넣어.