(디지털)"STA를

[energeticdin]

안녕 모두,

1.어떻게 작동 전압 타이밍을 충족시키기 위해 사용될 수 있습니까?

2.어떤 로컬 왜곡, 글로벌 왜곡과 유용 왜곡 사이의 차이점은 무엇입니까?

3.무슨 가상 클럭의 정의에 의해 의미이며 왜 필요한가요?

4.가능성이 제로에 시계를 왜곡을 줄이기 위해인가

5.무엇인지와 관련된 문제를 왜곡하고 그것을 최소화하는 방법?

6.해결 방법 설치 및 잠깐 위반 디자인?
들어 버퍼 incsert 개최하는 유일한 방법은
설치를위한 유일한 방법은 세포 업사이즈 및 왜곡 팅겨보고?

딘

 

[badola]

있습니다 이들이 당신이 도움이 될 .....

http://www.edaboard.com/viewtopic.php?p=927543 # 927543

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[seanwu]

그 이후에 거기에 칩 유사 제로 왜곡을 줄일 수없습니다.

 

[dechen]

작동 전압을 천천히하고 빠르게 코너 요소가 셀 라이브러리입니다

 

[dsairajkiran]

당신이 칩 유사하기 때문에 제로의 클럭 왜곡을 줄일 수없습니다.

가상 클럭 출력 설계 (타이밍 경로)를 입력 제약하는 데 사용됩니다.

 

[Guest]

[No message]

 

[ljxpjpjljx]

역 토론 어려운 주제를 잡아 여러 방법 및 셋업 시간을 violiation 고칠 수, porblem들을 해결할 때입니다!

 

[iwpia50s]

1.어떻게 작동 전압 타이밍을 충족시키기 위해 사용될 수 있습니까?

높은 작동 전압이 때로는 타이밍을 해결할 수있습니다 빠른 슬루가 발생할 수있습니다.

2.어떤 로컬 왜곡, 글로벌 왜곡과 유용 왜곡 사이의 차이점은 무엇입니까?
지역 - 왜곡 - reg2reg 경로 사이의 스큐
글로벌 - 왜곡 - 클럭 도메인에있는 모든 레지스터 사이의 스큐
하기 위해서는 설치 시간을 충족 유용한 왜곡 - reg2reg 경로 시계 올랐다.

3.무슨 가상 클럭의 정의에 의해 의미이며 왜 필요한가요?
가상의 시계는 내가 정의되어있습니다 / O를하기 때문에 실제 시계와 관련된, 그러나, 그들은, 그래서 그들은 시계를 가지고 있어야합니다 startpoints와 STA를의 끝점으로 간주됩니다.지연 클록 트리의 네트워크 지연 시간을, 중고 CTS 것으로 추정됩니다.

4.가능성이 제로에 시계를 왜곡을 줄이기 위해인가
아니 실제 의미합니다.

5.무엇인지와 관련된 문제를 왜곡하고 그것을 최소화하는 방법?
크기 조절 레지스터에 삽입 지연에 차이가있습니다.왜곡하는 경우가 너무 큽니다, 그러면 타이밍을 실패합니다.

6.해결 방법 설치 및 잠깐 위반 디자인?
들어 (수정) 버퍼를 삽입하는 유일한 방법은 보류
설치를위한 세포 업사이즈 및 왜곡 쟁이 유일한 방법은?
아니면 reg2reg에서, 등등 ... 시계가 느리게 금식 세포, 스왑 핀을 사용하는 논리의 수준을 줄일 수