(디지털)"Insetion

[Guest]

만약 삽입 지연과 클럭 중 하나입니다 크기 조절 방법보다 더 지정?어떤 디자인 일어날 것인가?

 

[Guest]

지금까지 내가 아는 한, 그 타이밍이 융합되기 힘들 희망은 ....이 도움이되어 있는지 확인한다 ...

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="윙크" border="0" />

 

[Guest]

[No message]

 

[linuxluo]

안녕,
내가 가장 디자인에, 그냥 로컬 왜곡 신경 쓸것 같아.

 

[semiconductorman]

삽입 지연도 매우 중요하기 때문에 전체하면 불러 IC의 타이밍 클로저 다음 확인을하려고합니다.하지만 U는 전체 IC는 모듈에 앉을 것이라고 닫는 경우 수있습니다.일반적으로 PLL은 클럭 배포하는 데 사용됩니다 ..만약 당신이 적절한 삽입 지연에 부합하지 않는 지금은 문제가 뭔지보고 올 것이다!!

 

[funzero]

때, 어쩌면 10 % overconstrained 디자인 synthesising.당신이 멀리 말한다.
난 당신을 다시 더 좋겠 - 합성 그것을 당신의 시간 제약 조건을 충족하는 것 같아요.

 

[Guest]

곁눈으로보다 큰 경우는, 그 데이터를 다른 등록 RTO 한 registe 패스

시간을 위반하기 때문에 손실을 안고있는 것입니다.

삽입을 지연하는 경우가 너무 큰 경우, 귀하의 칩 속도와 기타 commnuicate

칩 속도가 매우 느려질 것입니다.샤루 썼습니다 :

만약 삽입 지연과 클럭 중 하나입니다 크기 조절 방법보다 더 지정?
어떤 디자인 일어날 것인가?