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richardhuang
Guest
최근에, 난 FPGA 설계에 대한 태평양 표준시를 사용하여 STA를 않습니다.우리 디자인의 FPGA, SoC를 위해 프로토 타입을 시뮬레이션합니다에서 MCU를 구현하는 것입니다.그런 일을 처음이에요,하지만 난 태평양 표준시 FPGA를위한 최고의 도구가 아닙니다 것으로 나타났습니다.난 이유를 아래에 나열됩니다
1.내가 태평양 표준시 때 껍질에 sdf 파일을 확인, 난 거기에 information.especially 칩스콥 IP 코어에 대한 타이밍이 타이밍 아크 지연 실종 많이 발견
2.내가 그렇게 만들 매우 어렵습니다 게이트 Netlist 수준의 제약에 추가 바로 객체 제약을 첨부할시겠습니까.만약 내가 Netlist 게이트 수준에서 제약 조건을 추가해야 할 것 몰라?하지만 만약 내가 이세 제약 조건 추가, 아주 실행하기가 어렵습니다.
만약 당신이 관련된 일이있어 그럼, 관점에 대해 얘기 주시겠어요? 감사합니다
1.내가 태평양 표준시 때 껍질에 sdf 파일을 확인, 난 거기에 information.especially 칩스콥 IP 코어에 대한 타이밍이 타이밍 아크 지연 실종 많이 발견
2.내가 그렇게 만들 매우 어렵습니다 게이트 Netlist 수준의 제약에 추가 바로 객체 제약을 첨부할시겠습니까.만약 내가 Netlist 게이트 수준에서 제약 조건을 추가해야 할 것 몰라?하지만 만약 내가 이세 제약 조건 추가, 아주 실행하기가 어렵습니다.
만약 당신이 관련된 일이있어 그럼, 관점에 대해 얘기 주시겠어요? 감사합니다