(디지털)"ATPG

[akrlot]

안녕하세요;
제 질문은 : 장비의 테스트 벡터로 바뀌었을 생성하는 데 사용됩니다
체인 스캔?
들으

 

[JesseKing]

snps teramax

 

[Guest]

akrlot 썼습니다 :

안녕하세요;

제 질문은 : 장비의 테스트 벡터로 바뀌었을 생성하는 데 사용됩니다

체인 스캔?

들으

 

[akrlot]

메신저 장비 먹으렴 칩 구현에 대해 얘기.
들으

 

[Guest]

[No message]

 

[jackson_peng]

체인 스캔은 종종 다른 함수를 테스트하기위한 패드 멀티 플렉스입니다.

게다가, 가능한 JTAG 프로토콜도 자주 사용됩니다.하지만 속도는 병렬 테스트를 수행할 수없습니다 제한됩니다

 

[dddain_bramage]

"메신저 장비 먹으렴 칩 구현에 대해 얘기.

귀하의 질문은 매우 분명하지 않다.

전통 SCAN / ATPG 방법론, 테스트 패턴을 외부 장치 (test-console.) 온칩 하드웨어에서 매우 제한 - 1) 일부 I / O 드라이버, 수신 패턴을 수신하고 응답을 관찰 전송 .2) 외부 레지스터 SCAN "콘솔 설정"전체 칩의 상태를 직렬 체인.) 스캔 스캔 레지스터 수단 (일반적으로 허용하거나 패 - flipflops, 또는 레벨을 멀티플렉싱 수있는 민감한, 파운드리 알려줍니다 래치 그들을 지원합니다.

더 최근에, ASIC를), 그래서 테스트 패턴 correspondingly 어른이 게이트의 더 큰 대형 (수백만 달러를 입수했습니다.어떤 시점에서,이 장치를 통해 전체 ATPG - 패턴을 청소하는 데 걸리는 시간에서 테스트 uneconomical됩니다.그래서 EDA 기업의 대체 방식을 온 - 로직 BIST (built-in-self-test.)이 methdology 있음, DFT - 도구를 삽입하는 지능형 상태 기계 제어 로직 설계 - Netlist에.임베디드 상태 기계 테스트 패턴 생성, 논리 훈련, 그리고 논리의 반응을 확인 PASS / FAIL을 측정합니다.이러한 접근 방식은 제가 / O를 아주 작은 데이터 전송을 사용하는 이점을 가지고, 그리고 이것은 또한 테스트 시간을 줄여줍니다.물론, 로직 BIST 컨트롤러 (면적 오버헤드 자체로 많은 게이트를 추가합니다.)에는 논리에 다른 유사 - BIST 수있습니다,하지만 그들은 모두 같은 일을 수행하려고 - 외부 패턴의 양을 최소화하는 데 필요한 데이터를 칩 테스트합니다.외부 테스터합니다. 번체 BIST 칩 밖으로 정보를 유지 칩 (기본적으로, 로직 BIST '박았 정보', - console이있습니다.)

 

[nittinsharma80]

ATPG Generater 테스트 벡터를 생성
하지만 BIST 접근법을 이용하면 더 잘 대답할 것 같다.
29 일 aproach LFSRs 등 칩 itsef의 테스트 패턴을 생성하는 데 사용.

 

[ken_ooi]

ATPG 도구 TetraMAX (같은)에 의해 생성된 벡터를 검사합니다.
stil 형식의 벡터 () 다음에 IC 테스터에 의해 칩을 테스트하는 데 사용하실 수있습니다.

 

[extraord]

예, 대부분의 ATPG 테스트 패턴을 기반으로하는 기능이 패턴을 발견 측면을 테스트를 위해 개발하고있습니다