(디지털)"합성

[Dak]

Pls에 다음 코드를보십시오 VHDL

만약 (clk'event와 CLK = 1) 다음
x "= y를;
z는 "= x;
최종면;

내가은 RTL 시뮬레이션 z는 하나의 CLK주기 y를하는 동안 버전의 지연이 z는 y를 두 CLK 사이클 버전의 지연을 보여줍니다 Netlist 시뮬레이션 (이는 실제 사건을해야 될 코드를 합성 보여줍니다.
내 질문이있습니다 - 위의 코드는 완벽한 무엇입니까?그것 H의 검증에 어떤 문제가 발생할 것입니다 / W 또는 그것을 실리콘에 최종 제품에서 문제가 될 것인가?

또 다른 관측 내가 공유하고 싶습니다 내가 만약에 "1 ns의 후"추가 2 선 및 3 둘 다은 RTL 시뮬레이션과 Netlist 완벽한 결과를 얻을 위의 코드 중 하나입니다.
그것을 "1 ns의 후"모든 플롭 디자인에 대한 추가 의무인가요?

감사 감사
Dak 궁합

 

[Guest]

[No message]

 

[nand_gates]

거기 코드도 잘못입니다!그것은 동일한 결과를 생산합니다
양쪽은 RTL 시뮬레이션과 Netlist.이것은 단지 거기에 어떤 의미
시뮬레이터를 통해 UR을 사용하여 문제가!너, 시뮬레이터 mensioned하지 않은
버전 및 당신을 platfom을 사용하고있습니다.

 

[silencer3]

U "에 엑스, y를, 위대한 Z"에 대해서만 신호를 사용해야합니다를 사용하면 불러 변수를 통해 UR 결과가 다를 수있습니다.여기는 델타 지연 예정이다.만약 사용하는 신호은 U 양쪽은 RTL 및 게이트 레벨의 시뮬레이션에 정확 같은 출력 받게됩니다.

이 경우 다음 시뮬레이터도 일부 영향을 미칠 U를 사용하여 옵션을 기반으로 가질 수없습니다.pls 확인하시기 바랍니다.

 

[dBUGGER]

안녕하세요 Dak - 궁합,
게시물 합성 시뮬레이션 correctresults 제시해야합니다.사전 시뮬레이션 될 수도 합성이나 행동 모델 전용.게시물 합성 모델 2 털썩 구조를 Y로 - 엑스 합성합니다 - z는.

최고 감사합니다,

 

[amaccormack]

귀하의 코드를 원하는 회로를위한 올바른 것입니다."1 ns의 후"추가 또는 "# 1"Verilog에있는 사람들만 해달라고 이루어집니다 방법 이벤트 기반 시뮬레이션 및 불필요한 작동 이해합니다.사실은 당신이 "사용"= "대신": = "당신은 이미 제대로 신호가 아닌 변수의 사용을 보여줍니다.

 

[silverbyte]

당신은 RTL 시뮬레이션의 계정을 먹지 않을 것 차단이 그려집니다.그것은 잘못된 것입니다.

 

[SP]

인스턴트되지 않는 경우 "과정을 성명에서 사용, 프로세스 내부의 신호가 문제가 내가 생각하는 과정을 성명을,,,,"입니다 ...변수의 솔루션입니다 U 해달라고합니다 근래 본 prob 싶어요코드 :

내가은 RTL 시뮬레이션 z는 하나의 CLK주기 y를하는 동안 버전의 지연이 z는 y를 두 CLK 사이클 버전의 지연을 보여줍니다 Netlist 시뮬레이션 (이는 실제 사건을해야 될 코드를 합성 보여줍니다.