(디지털)"합성

[Patok]

안녕,

내가 설계 및 Verilog에서 모듈 디자인 컴파일러를 사용하여 합성 및 전 Netlist 기술 라이브러리를 이용하여 얻은.

이제 나 역시 VCS는 또는 다른 프로그램을하지만 난 방법을 잘 모르겠와 함께 시뮬레이트합니다.나) 형식으로 Verilog하지만 VCS는 기술을 도서관 (이 게이츠 ". DB를"파일을 물어 보면, 내가이 형식을 포함하는 명령을 찾을 수없습니다 제 합성 모듈을 구해주려고.

어떻게 기술 라이브러리를 포함할 수있습니다?또는 거기에 합성 회로를 시뮬레이션하는 또 다른 방법은 무엇입니까?

미리 감사드립니다

 

[Guest]

[No message]

 

[nikhilindia85]

U WL와 합성 후 합성 Verilog Netlist 얻을. v를 확장
u이 필요합니다. 통해 UR 기술 라이브러리의 v를 Netlist 및 Verilog 모델 게시물 synthesys simulation.u 할 ModelSim, 노스캐롤라이나, VCS는 원하는 smulator이 시뮬레이션을 할 수있는 ... 등
frst u 및 다음 기술 라이브러리 Verilog 모델을 컴파일하고 컴파일하고 그 U 도서관 Verilog 모델 봐야 netlist.before 시뮬레이션

 

[kaustubh]

여기가 어떻게 그것에 대해 갔었 :
1)를 작성하고 테스트 벤치는 RTL
2)은 RTL 합성 및 Netlist를 생성합니다. v를 형식입니다.
3) Netlist, Testbench 및 기술 라이브러리 (모든합니다. v를 포맷)을 컴파일합니다.

그러나 기술이 라이브러리 중 하나 뭐하는 합성 (어느. DB를 포맷)에 있었을 것이라고하면서 사용했을 다릅니다.

 

[Patok]

그래서 내가 어떻게 기술을 도서관에서 얻을 수있는 알 수 있죠. v를 포맷?난 단지.베이스 파일.나는 어디로 기술 라이브러리로 변환 했어요. dc_shell에 v를 사용하여 write_lib하지만, 그것을 지원하지 않는 아니 수있습니다.

 

[shiv_emf]

VCS는 또는 ncverilog 받아들일 것입니다. v를 기술 파일을 엽니다.

통해 UR 공급 업체에 제공됩니다. DB 및. v를 기술 파일을 ..
pls 그것 ... 검색

 

[visualart]

U Verilog 경로에서 시뮬레이션을위한 기술을 찾을 수있습니다.
Synopsys의 경로 (.베이스) :
. / Synopsys의 / *. (들) DB를
시뮬레이션 모듈 경로 (. 수직) :
. / Verilog / *. v를

 

[Atena]

도서관. v를 포맷을 포함하지만, 그 주요 Verilog 코드 "`"celldefine 아무것도, 당신은 링크 대상 라이브러리에서 사용할 수 technologicl 세포에 대한 "원시"입니다.발견하지 못할 경우. 당신이 직접 작성할 수있습니다 파일을 lib 디렉토리, v를하지만 .... 기술적 lib 디렉토리와 함께 핀 방향과 일치하도록 기억