(디지털)"합성에

[renuvamsi]

안녕하세요,

난 합성 과정에서 질문이있습니다.이 과정을 내가 뭐하고있는 거지입니다 : :
분석 - f 옵션을 Verilog xyz.v
정교한 xyz이
set_max_area 0
컴파일
report_timing
점수 incr 경로
-------------------------------------------------- ---------
INS1/OUT_reg [0] / CP (FD1) 0.00 0.00 r에
INS1/OUT_reg [0] / 질문 (FD1) 1.47 1.47 f를
INS1/OUT [0] (SOP_width16_0) 0.00 1.47 f를
OUT1 [0] (아웃) 0.00 1.47 f를
데이터에 도착 예정 시간 1.47
-------------------------------------------------- ---------
(경로)를 구속이다그대 일부 데이터가 도착 예정 시간을 어디로 ??????????에서 온 않습니다일 났네이 보고서는 내가
타이밍 제약을 누른 후 설정
create_clock CLK - 기간 40.1
다시 설치하지 않고, 내가 보고서를보고, 그리고 난 컴파일 보고서를 아래에있어점수 incr 경로
-------------------------------------------------- ------------------------
시계 (입력 포트 클럭) (상승 에지) 0.00 0.00
외부 입력 지연 0.00 0.00 f를
지하 1 [2] (에) 0.00 0.00 f를
INS1 / B 조 [2] (SOP_width16_0) 0.00 0.00 f를
INS1/r57/B [2] (SOP_width16_0_DW02_mult_0) 0.00 0.00 f를
INS1/r57/U47/Z (IVP) 1.40 1.40 r에
INS1/r57/U230/Z (nr2) 0.43 1.83 f를
INS1/r57/U81/Z (AN2P) 0.91 2.74 f를
INS1/r57/S2_2_2/CO (FA1A) 2.27 5.01 f를
INS1/r57/S2_3_2/CO (FA1A) 2.27 7.29 f를
INS1/r57/S2_4_2/CO (FA1A) 2.27 9.56 f를
INS1/r57/S2_5_2/CO (FA1A) 2.27 11.84 f를
INS1/r57/S2_6_2/CO (FA1A) 2.27 14.11 f를
INS1/r57/S2_7_2/CO (FA1A) 2.27 16.38 f를
INS1/r57/S2_8_2/CO (FA1A) 2.27 18.66 f를
INS1/r57/S2_9_2/CO (FA1A) 2.27 20.93 f를
INS1/r57/S2_10_2/CO (FA1A) 2.27 23.21 f를
INS1/r57/S2_11_2/CO (FA1A) 2.27 25.48 f를
INS1/r57/S2_12_2/CO (FA1A) 2.27 27.75 f를
INS1/r57/S2_13_2/CO (FA1A) 2.27 30.03 f를
INS1/r57/S2_14_2/CO (FA1A) 2.27 32.30 f를
INS1/r57/S4_2/CO (FA1A) 2.34 34.64 f를
INS1/r57/U6/Z (EO) 1.19 35.83 f를
INS1/r57/FS_1/A [16] (SOP_width16_0_DW01_add_1) 0.00 35.83 f를
INS1/r57/FS_1/U83/Z (nr2) 1.33 37.16 r에
INS1/r57/FS_1/U4/Z (IVP) 0.19 37.35 f를
INS1/r57/FS_1/U77/Z (AO6) 1.60 38.95 r에
INS1/r57/FS_1/U76/Z (영) 1.26 40.21 f를
INS1/r57/FS_1/SUM [17] (SOP_width16_0_DW01_add_1) 0.00 40.21 f를
INS1/r57/PRODUCT [19] (SOP_width16_0_DW02_mult_0) 0.00 40.21 f를
INS1/add_22/B [19] (SOP_width16_0_DW01_add_0) 0.00 40.21 f를
INS1/add_22/U1_19/CO (FA1A) 2.27 42.48 f를
INS1/add_22/U1_20/CO (FA1A) 1.17 43.66 f를
INS1/add_22/U1_21/CO (FA1A) 1.17 44.83 f를
INS1/add_22/U1_22/CO (FA1A) 1.17 46.01 f를
INS1/add_22/U1_23/CO (FA1A) 1.17 47.18 f를
INS1/add_22/U1_24/CO (FA1A) 1.17 48.35 f를
INS1/add_22/U1_25/CO (FA1A) 1.17 49.53 f를
INS1/add_22/U1_26/CO (FA1A) 1.17 50.70 f를
INS1/add_22/U1_27/CO (FA1A) 1.17 51.88 f를
INS1/add_22/U1_28/CO (FA1A) 1.17 53.05 f를
INS1/add_22/U1_29/CO (FA1A) 1.17 54.22 f를
INS1/add_22/U1_30/CO (FA1A) 1.17 55.40 f를
INS1/add_22/U1_31/Z (EO3P) 1.99 57.39 f를
INS1/add_22/SUM [31] (SOP_width16_0_DW01_add_0) 0.00 57.39 f를
INS1/U67/Z (AO2) 1.08 58.47 r에
INS1/U66/Z (AO7) 0.45 58.92 f를
INS1/OUT_reg [31] / D 조 (FD1) 0.00 58.92 f를
데이터에 도착 예정 시간 58.92

CLK 클럭 (상승 에지) 40.10 40.10
시계는 네트워크 지연 () 0.00 40.10 이상적
INS1/OUT_reg [31] / CP (FD1) 0.00 40.10 r에
라이브러리를 설치 시간 -0.80 39.30
데이터가 시간이 필요 39.30
-------------------------------------------------- ------------------------
데이터가 시간이 필요 39.30
데이터에 도착 예정 시간 -58.92
-------------------------------------------------- ------------------------
이완 (위반) -19.62지금은, 난 같은 시간 제약 조건 컴파일

점수 incr 경로
-------------------------------------------------- ------------------------
시계 (입력 포트 클럭) (상승 에지) 0.00 0.00
외부 입력 지연 0.00 0.00 r에
대답 [14] (에) 0.00 0.00 r에
INS1/DP_OP_6J1_296_2454/U1140/Z (영) 3.71 3.71 r에
U5 / Z부터 (ND2) 1.67 5.37 f를
INS1/DP_OP_6J1_296_2454/U881/Z (AO4) 1.70 7.08 r에
INS1/DP_OP_6J1_296_2454/U792/S (HA1) 1.22 8.30 r에
INS1/DP_OP_6J1_296_2454/U789/S (FA1A) 2.14 10.44 r에
INS1/DP_OP_6J1_296_2454/U787/S (FA1A) 2.28 12.72 r에
INS1/DP_OP_6J1_296_2454/U786/S (FA1A) 1.33 14.05 r에
U309 / Z부터 (AN2P) 0.83 14.87 r에
INS1/DP_OP_6J1_296_2454/U579/Z (MUX21L) 0.58 15.45 f를
INS1/DP_OP_6J1_296_2454/U567/Z (MUX21L) 0.89 16.34 r에
INS1/DP_OP_6J1_296_2454/U563/Z (MUX21L) 0.68 17.03 f를
U368 / Z부터 (IVP) 0.69 17.71 r에
INS1/DP_OP_6J1_296_2454/U553/Z (영) 1.26 18.97 f를
INS1/DP_OP_6J1_296_2454/U200/Z (nr2) 1.33 20.30 r에
INS1/DP_OP_6J1_296_2454/U197/Z (AO7) 0.45 20.75 f를
INS1/DP_OP_6J1_296_2454/U195/Z (AO6) 1.08 21.83 r에
U374 / Z부터 (4) 0.27 22.10 f를
INS1/DP_OP_6J1_296_2454/U192/CO (FA1A) 1.17 23.27 f를
INS1/DP_OP_6J1_296_2454/U191/CO (FA1A) 1.17 24.44 f를
INS1/DP_OP_6J1_296_2454/U190/CO (FA1A) 1.17 25.62 f를
INS1/DP_OP_6J1_296_2454/U189/CO (FA1A) 1.17 26.79 f를
INS1/DP_OP_6J1_296_2454/U188/CO (FA1A) 1.17 27.97 f를
INS1/DP_OP_6J1_296_2454/U187/CO (FA1A) 1.17 29.14 f를
INS1/DP_OP_6J1_296_2454/U186/CO (FA1A) 1.17 30.31 f를
INS1/DP_OP_6J1_296_2454/U185/CO (FA1A) 1.17 31.49 f를
INS1/DP_OP_6J1_296_2454/U184/CO (FA1A) 1.17 32.66 f를
INS1/DP_OP_6J1_296_2454/U183/CO (FA1A) 1.17 33.84 f를
INS1/DP_OP_6J1_296_2454/U182/CO (FA1A) 1.17 35.01 f를
INS1/DP_OP_6J1_296_2454/U181/CO (FA1A) 1.17 36.18 f를
INS1/DP_OP_6J1_296_2454/U180/CO (FA1A) 1.11 37.29 f를
INS1/DP_OP_6J1_296_2454/U178/Z (EO) 1.13 38.42 f를
U597 / Z부터 (ND2) 0.64 39.05 r에
INS1/OUT_reg [31] / CR (FDS2) 0.00 39.05 r에
데이터에 도착 예정 시간 39.05

CLK 클럭 (상승 에지) 40.10 40.10
시계는 네트워크 지연 () 0.00 40.10 이상적
INS1/OUT_reg [31] / CP (FDS2) 0.00 40.10 r에
라이브러리를 설치 시간 -0.90 39.20
데이터가 시간이 필요 39.20
-------------------------------------------------- ------------------------
데이터가 시간이 필요 39.20
데이터에 도착 예정 시간 -39.05
-------------------------------------------------- ------------------------
이완 (만났을) 0.15

나는 의미있는보고를 받았습니다
왜 타이밍 제약 조건을 설정하기 전에, 나는 또 다시 컴파일하지 않고, 아직도 제정신이 아닌 보고서를 타이밍 제약 조건을 설정한 후 보고서를 의미 났네 .... 그게
그렇다면 내가 그것을 컴파일 할 때, 난 .... 재치있는 보고서가 왜 일어나고 있는지????

어떤 하나의 이것 좀 도와 주실래요??데이터에 도착 예정 시간을 중심으로 약

 

[Guest]

[No message]

 

[Guest]

몇 가지 ...

1) 타이밍 제약없이 직류로드 유효한 타이밍 경로를 볼 수없습니다.당신은 항상 "경로"당신의 디자인에있는 모든 경로에 대한 제약이다 받게됩니다.

초기 컴파일하기 전에 2)로드하여 타이밍 제약.만약 당신이 2 차 보고서에서도 실패한 경로를 많이하지 않습니다.만약 직류 유효한 타이밍 경로를 볼 수 없어 다시, 그것을, 그래서 그것을 거의 보장 그들은 실패할 것이다 그들을 위해 최적화된 수없습니다.

3) 3 단계 3 가지 경로를 보였다.가끔은 당신이 뭐죠 동일한 경로에 일어나는 볼 수있습니다.이것에 의해 마 ...

report_timing - <start_point> -로 <endpoint>

예.
report_timing - 지하 1 층에서 [2] - INS1/OUT_reg에 [31] / D 조

4) 잘 제약 합성 좋은 결과를위한 가장 중요한 일이있습니다.몇 가지 검사를 해 당신이 디자인에 좋은 보험이 있는지 확인합니다.

물론 모든 슬리퍼 클럭지고 만나 (생각의 check_design - no_clock).당신은 또한 다른 오류를 확인하실 수있습니다 / check_design에 경고.