(디지털)"하는

[Guest]

내가 hsim 시뮬레이션 (하여 사용할 수있는 벡터 파일에 대한 시뮬레이션을 Verilog에서 신호를 덤프합니다. VEC는 <vector file>).
알아요,하지만 $ dumpvars 노력 출력 패턴 hsim에 의해 인식되지 않을 수있습니다.

누가 좀 도와 주면 안 될까?
많이 들으

 

[xuanzhu]

즉, 귀하의 출력 파일 형식 HSIM 요청에 적합하지 않다라고하는 것입니다, 당신 펄 형식으로 변환을 수행하기 위해 사용하는 것이 좋습니다.결국, 그들은 둘 다 순수 텍스트 파일입니다

 

[Guest]

[No message]

 

[Guest]

$ dumpvars 내가 잘못이 아니야, 만약 VCD 형식에 대한 반덤핑입니다.

 

[nand_gates]

/ * 여기에 예제입니다 ...
신호가 다음과 같은 말을하지만, 난 넣고 싶습니다. VEC에서 파일을
입력 CLK pd_out [1시] phdir phwt_0 phwt_14
출력 phsel_up phsel_dn phwt_up phwt_dn toggle_dir

* /

코드 :

모듈 vec_gen ();

정수 file_ptr;

초기 시작

file_ptr = $하면 fopen ( "sim.vec");

$ fdisplay (file_ptr, "신호 CLK pd_out [1시] phdir phwt_0 phwt_14");

$ fdisplay (file_ptr, " phsel_up phsel_dn phwt_up phwt_dn toggle_dir");

$ fdisplay (file_ptr, "기간 10");

$ fdisplay (file_ptr, "기수 111111 11111");

$ fdisplay (file_ptr, "Io의 iiiiii ooooo");

$ fmonitor (file_ptr, "을 \ t % b % b % b % b % b % b % b % b % b % b"야, CLK, pd_out [1시], phdir phwt_0, phwt_14,

phsel_up phsel_dn phwt_up phwt_dn toggle_dir);

끝

endmodule / / vec_gen

 

[Guest]

안녕하세요 nand_gates,
진심으로 감사합니다