(디지털)"포스트

[arbalez]

난 포스트 quartusII에서 합성 디자인을 시뮬레이션 후에이 ModelSim 문제가 생겼다.왜 이런 일이 생길 수 있을까?난 1 ps 이하, 1 ns의, 심지어는 1 우리 해상도를 변경하려면려고했지만, 여전히 시뮬레이션이 제대로 실행되지 않습니다.이 VHDL 설계 코드 및 Testbench와 무슨 상관입니까?또는 다른 도구와 관련된 문제가 되나?# ** 오류 : (vsim - 3601) 반복 시간이 0에 도달 우리 제한할 수있습니다.# ** 참고 : (vsim - 3602) 지연 디자인의 정교 동안 잘립니다했다.미리 감사합니다.

 

[wadaye]

안녕하세요 arbalez,

때문에 디자인이 경고가 발생했지만, 그것이 또 관련 시뮬레이션 도구.

그것은 만약 그들이 당신 ncver1log 또는 v_c_s 시도해 보시기 바랍니다 m0delsim 사용하는 것으로 보인다.

 

[dBUGGER]

안녕,
제가 오류가 발생하여 VHDL 코드로 인해 오는 것 같아요.만약 당신이 VHDL 코드에서 어떤 루프를 사용하는이 있는지 확인하십시오.가끔 이런 때 문제가 올바르게 초기화되지 않았습니다 수있습니다.그냥 확인하시기 바랍니다.

안부,

 

[archillios]

# ** 오류 : (vsim - 3601) 반복 시간이 0에 도달 우리 제한할 수있습니다.

당신이 연속 패스 사이에 지연이 컨트롤을 사용하여 Testbench에서 루프를 할 수있습니다.

때까지 반복 최대 한도에 도달하면 너무 시뮬레이터 루프 안에서 계속 runing.

 

[Guest]

[No message]

 

[arbalez]

답장 주셔서 감사합니다.

이건 내 테스트 벤치입니다.그것 QuartusII에 의해 생성된이야.또한 높은 "iterationlimit 설정"ModelSim 5000을 (대신 기본값)하지만 난 여전히 같은 오류가 발생했습니다.내가 감도를 목록에서, 그래서 어떤 루프 지연 오류가 발생하지 않아야 아무것도 참을 수 없어 해요.또는 오류 디자인 코드 자체에 거짓말을 했어?

코드 :도서관의 IEEE;

이용 ieee.std_logic_1164.all;ENTITY adpll_vhd_tst IS

최종 adpll_vhd_tst;

adpll_vhd_tst 건축 adpll_arch IS

- 상수

- 신호

t_sig_system_reset 신호 : STD_LOGIC;

t_sig_signal_in 신호 : STD_LOGIC;

t_sig_id_clk_in 신호 : STD_LOGIC;

t_sig_n_value 신호 : STD_LOGIC_VECTOR (3 downto 0);

t_sig_k_clk_in 신호 : STD_LOGIC;

t_sig_k_modulus_bit 신호 : STD_LOGIC_VECTOR (3 downto 0);

t_sig_xor_out 신호 : STD_LOGIC;

t_sig_id_out 신호 : STD_LOGIC;

t_sig_lock_state 신호 : STD_LOGIC;

t_sig_k_counter_carry_outs 신호 : STD_LOGIC;

t_sig_k_counter_borrow_outs 신호 : STD_LOGIC;

COMPONENT adpll

포트 (

system_reset : STD_LOGIC에;

signal_in : STD_LOGIC에;

id_clk_in : STD_LOGIC에;

n_value : STD_LOGIC_VECTOR (3 downto 0);

k_clk_in : STD_LOGIC에;

k_modulus_bit : STD_LOGIC_VECTOR (3 downto 0);

xor_out : STD_LOGIC 아웃;

id_out : STD_LOGIC 아웃;

lock_state : STD_LOGIC 아웃;

k_counter_carry_outs : STD_LOGIC 아웃;

k_counter_borrow_outs : STD_LOGIC 아웃);

최종 COMPONENT;

에 BEGIN

결핵 : adpll 포트 맵 (

마스터 포트와 신호 사이 - 목록에 연결

system_reset = ", t_sig_system_reset

signal_in = "t_sig_signal_in,

id_clk_in = "t_sig_id_clk_in,

n_value = ", t_sig_n_value

k_clk_in = "t_sig_k_clk_in,

k_modulus_bit = ", t_sig_k_modulus_bit

xor_out = "t_sig_xor_out,

id_out = "t_sig_id_out,

lock_state = ", t_sig_lock_state

k_counter_carry_outs = "t_sig_k_counter_carry_outs,

k_counter_borrow_outs = "t_sig_k_counter_borrow_outs

);

초기화 : 프로세스

- 변수 선언

에 BEGIN

- 코드를 한 번만 실행

t_sig_n_value "="1111 ";

t_sig_k_modulus_bit "="1000 ";

t_sig_system_reset "= '0 ';

기다려;

프로세스 끝내기를 초기화;

항상 : 프로세스

- 선택적 감도 목록

- ()

- 변수 선언

에 BEGIN

- 코드가 감도에있는 모든 이벤트 목록에 대한 실행

t_sig_signal_in "= 후 t_sig_signal_in 아니라 우리 435;

t_sig_k_clk_in "= 13 일 우릴 t_sig_k_clk_in하지;

t_sig_id_clk_in "= 13 일 우릴 t_sig_id_clk_in하지;

기다려;

프로세스 끝내기를 항상;

최종 adpll_arch;

 

[aji_vlsi]

안녕,
자신의 DOC를 읽어보십시오.내가 그들의 선생이 발견 :MTI 닥 쓴 :제로 무한 루프 감지 - 지연

삼각지의 경우 다수의 발전없이는 발생 시간, 대개의 증상

디자인 제로 지연 무한 루프.
주문 있음, 이러한 루프의 존재를 감지

ModelSim 한도를 정의하고, 반복 제한 ", 연속 델타의 수를 수

발생합니다.
ModelSim 반복하면 한도에 도달하면, 그것 경고 메시지가 문제 예요.

반복 제한 기본값은 5000입니다.
만약 당신이 반복 한도 경고가 먼저 나타납니다

반복 한도 증액 및 시뮬레이션을 계속하려고합니다.
당신이 반복 한도를 설정할 수있습니다

시뮬레이션 "런타임 옵션 메뉴에서 또는 (UM - 506) IterationLimit 수정하여

modelsim.ini 변수.
""(UM - 498)에 대한 환경 설정 변수를 INI 파일에있는 참조

modelsim.ini 파일을 수정에 대한 자세한 정보입니다.

만약 문제가 지속되면, 제로 지연 루프를 찾습니다.
시뮬레이션 실행 및 소스 좀 봐

코드를 할 때 오류가 발생합니다.
단계 버튼을 코드를 통해 단계로 볼을 사용하여이

신호 또는 변수를 연속적으로 진동합니다.
일반적인 두 가지 원인이있다 루프입니다

사출, 또는 제로 지연과 성문의 일련의 어디에 다시 출력에 연결되어있는

입력.

 

[META60]

친애하는 모든
이런 문제를 가지고
# ** 오류 : (vsim - 3601) 반복 시간이 0에 도달 우리 제한할 수있습니다.
# ** 참고 : (vsim - 3602) 지연 디자인의 정교 동안 잘립니다했다.
VHDL 코드는 그 용량에없는 VCOM에 delay_mode_unit 옵션

이걸 해결하기 위해 무엇을 할 수있는 날 이끌어주세요감사합니다
안부 인사
M_taaassori