C
cbear81
Guest
안녕,
전 계층 구조 설계 (칩 블록) 아스트로에서 두 개의 레벨을 생성해야합니다.장소와 경로 후 낮은 수준의 블록이 완료되면, 내가보기는 CLF 작성하여 타이밍 (팀)을 생성해야합니다.내가 astTimingModel '는 CLF를 사용하여'생성 타이밍 설정 후.
그러나, 나는 그 입력 지연는 CLF 파일에서 누락되었습니다 나타났습니다.는 CLF (defineTimeTLU의 형태로 클럭)을 상대뿐만 아니라, 포트 커패시턴스 (definePortCapacitance) 출력 지연이 포함되어 않습니다.입력 지연 정보의 부족 최상위 레벨에서 타이밍 위반이 발생합니다.
제가 천문에 타이밍 모델을 생성하는 단계를 누락?
또한, 타이밍 Hierarchial보기 (HTV)를 사용해야합니까?
전 계층 구조 설계 (칩 블록) 아스트로에서 두 개의 레벨을 생성해야합니다.장소와 경로 후 낮은 수준의 블록이 완료되면, 내가보기는 CLF 작성하여 타이밍 (팀)을 생성해야합니다.내가 astTimingModel '는 CLF를 사용하여'생성 타이밍 설정 후.
그러나, 나는 그 입력 지연는 CLF 파일에서 누락되었습니다 나타났습니다.는 CLF (defineTimeTLU의 형태로 클럭)을 상대뿐만 아니라, 포트 커패시턴스 (definePortCapacitance) 출력 지연이 포함되어 않습니다.입력 지연 정보의 부족 최상위 레벨에서 타이밍 위반이 발생합니다.
제가 천문에 타이밍 모델을 생성하는 단계를 누락?
또한, 타이밍 Hierarchial보기 (HTV)를 사용해야합니까?