(디지털)"클럭

B

badola

Guest
클럭 분배 회로를 수동으로 .???? 디자인이 U 누구라도 할불러 곳에서 이걸 ?????받을 수있는 도서 또는 링크를 보낼 수있습니다

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" />
 
http://www.edaboard.com/viewtopic.php?p=828722 # 828722

이 U 유용해야한다

 
감사합니다 .......................

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" />
 
안녕,

T는 - FF로 클럭 분배됩니다.
입력 T로 - FF로 로직 - 1 항상
T는 출력 - wrt FF로 항상 입력 CLK 토글됩니다.
주파수 될 절반 입력 CLK.

감사 & 감사합니다,
스리랑카.

 
2 간단히 전환할 털썩 나누어 사용할 수있습니다.
즉, 당신이 최저점의 개발 입력 QN 출력을 연결할 수있습니다.당신이 털썩의 CLK 포트에 연결 클럭의 질문 출력을 토글됩니다 절반 주파수.

 
난 U 프로그래밍 구분선에 대한 knw 싶은 생각하세요?

 
안녕,
당신은 이상한 카운터는 Blogspot에서 나누어 설계 일반적인 개념을 찾을 수있습니다.

http://chipverification.blogspot.com/2008/05/clock-dividers.html

안부,
CSuresh

 
자일링스,이 작은 종이도 유용하지만, combinational 루프와 디자인이 포함되어있습니다.
http://www.fiu.edu/ ~ vjaya002/vlsi % 20BOOKS/clock % 20dividers.pdf

또한 내 블로그를 볼 수 있을까요, 저기 질문이 50 % 듀티 사이클에서 3 회로에 의해 나누어 다루고있다 (위 게시물에서처럼)
문제 :
http://asicdigitaldesign.wordpress.com/2007/07/09/the-ultimate-interview-question-for-logic-design-a-mini-challenge/
솔루션
http://asicdigitaldesign.wordpress.com/2008/01/24/ultimate-technical-interview-question-the-standard-solution/
더 많은 최적의 솔루션 :
http://asicdigitaldesign.wordpress.com/2008/01/31/ultimate-technical-interview-question-take-2/

다른 신문은 매우 흥미로웠다하지만 난 그것을 찾을 수없는 지금의 모든 홀수 클럭 디바이더를 웹상에서 순환됩니다.

ND.
http://asicdigitaldesign.wordpress.com/

 

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