(디지털)"클럭

[horzonbluz]

합성 때 내 디자인, 그 시계를 latecy 3ns에 대해 알아.하지만 그렇게되면 난 합성 약간 submodule, 난 여전히 3ns이 너무 지연 시간을 설정해야합니까?아니면 내 submodule에 대한 더 많은 약간의 지연 시간을 설정할 수있습니다?
sombody 좀 도와 줄래?미리 감사드립니다.

 

[wadaye]

안녕하세요 horzonbluz :

우리가 전에 클록 트리의 지연 모델을 사용 set_clock_latency

DC에서 레이아웃입니다.그래서 당신의 여부 모듈의 상단에 따라 다릅니다 아니에요

또는 하위.

 

[horzonbluz]

그래, 내가 낼께.귀하의 조언을 주셔서 감사합니다.

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="차가운" border="0" />

 

[Guest]

[No message]

 

[tom123]

모든 모듈을 사용하는 경우와 동일한 클럭 트리 드라이브에 다음 모든 모듈의 클럭 지연 시간

동일해야합니다!

안부 인사
horzonbluz 썼습니다 :

합성 때 내 디자인, 그 시계를 latecy 3ns에 대해 알아.
하지만 그렇게되면 난 합성 약간 submodule, 난 여전히 3ns이 너무 지연 시간을 설정해야합니까?
아니면 내 submodule에 대한 더 많은 약간의 지연 시간을 설정할 수있습니다?

sombody 좀 도와 줄래?
미리 감사드립니다.

 

[jjww110]

때문에 각 클럭 칩 하나만 클럭 트리에서 모든 모듈의 클럭 지연이 동일해야합니다