(디지털)"직류

[DSD]

안녕하세요, 모두

만약 직류 합성 결과를 설계 규칙 제약 (max_capacitance, max_fanout)에 위배 requirtment지만 타이밍을 충족하는 방법과 칩의 기능은 나중에 설계 프로세스에 영향을 미치지 않는 타이밍?

어떻게 주어진 설계에 적합한 설계 제약 조건을 설정하는 규칙?

감사합니다 & 최고의 안부

 

[Guest]

[No message]

 

[linuxluo]

안녕,
DC에서, 최우선으로 설계 규칙을 누른 다음 타이밍이다.그래서 알게 왜 이런 위반이 고정되지 않습니다.
만약 높은 팬아웃 그물에 이상적 설정할 수 있으며 그것 손잡이를 보자.

 

[shiv_emf]

디자인 규칙을 연구하는 경우 다음 U prob 공장에서 직면할 수있는 위반!그는 콩고 통해 UR을 지원하지 않을 수있습니다 >.....

 

[firewire2035]

대부분의 설계 규칙을 위반 백엔드에서 수정하실 수있습니다.하지만 당신 위반하여 합성의 품질 표시와 같은 dont_touch_network하실 수있습니다 datapaths로 들어온다입니다.

 

[lakshman.ar]

DRC는 너무 적은 값을 지정해야 ...???
거기에 콩고. lib 디렉토리 파일에 지정하면 불러 낮은 (더 자제했다 까봐 지정된 값이 기본값) 값을 누른 다음 도구가 될 것입니다 왜냐하면 THT 가치를 충족하려고 ....

잘못을 통해 UR 제약 bcos 발생 할 수있습니다 마이트 너무 U 최종 점점 위반.제발 HTE 콩고의 기본 가치 그리고 정확한 타이밍을 확인해 지정!

DRC는 더 우선 최적화 제약보다.

타이밍 최적화 도구를 충족 콩고을 위반하지 않습니다, CLK CLK 불확실성, CLK 지연 ... 등 만드는) (inout 지연, 출력 지연, 제약.그래서 합성 thtz의 품질 perfomed되고.

hw 디자인 타이밍을 만날 수있다면 통해 UR 통해 UR DRC는 .. 만난되지 않습니다

위의했다 ...transtion / 최대 팬아웃 위반 백엔드 수준도 해결될 수있습니다!!