(디지털)"지켜보고

[Mirzaaur]

안녕 모두,

제발, 내 문제에 대해 조언을 나에게 : -

내가 최고 수준 (VHDL) 오전 시뮬레이션 구성 요소의 내부 신호를 moniter해야합니다.내가 뭘해야 신호 테스트 신호의 값을 기반으로 생성하려는 테스트 벤치에?

내가 Aldec 7 사용하고있습니다.

한 가지 방법은 (시험 할당)를 그 신호를 포트를 누른 다음 포트를 moniter,하지만 디자인 엉망 원인입니다.

미리 감사드립니다,

미르자

 

[Guest]

[No message]

 

[aji_vlsi]

Mirzaaur 썼습니다 :

안녕 모두,제발, 내 문제에 대해 조언을 나에게 : -내가 최고 수준 (VHDL) 오전 시뮬레이션 구성 요소의 내부 신호를 moniter해야합니다.
내가 뭘해야 신호 테스트 신호의 값을 기반으로 생성하려는 테스트 벤치에?내가 Aldec 7 사용하고있습니다.한 가지 방법은 (시험 할당)를 그 신호를 포트를 누른 다음 포트를 moniter,하지만 디자인 엉망 원인입니다.미리 감사드립니다,미르자