(디지털)"의

[cosmonutt]

안녕

내가 어떻게에 대한 부분에서 상당히 큰 디자인을 합성 가지 않습니다.
난은 RTL 파일의 번호를 가지고 각 하위 모듈을 합성했다.
이제 최상위 레벨 때 파일을 합성, 난 합성 Verilog netlists 및 최상위 레벨 읽기입니다. v를 파일입니다.그러나 작동하지 않는이있습니다.이게 다 내가 읽을 필요합니까???최상위 수준의 합성 및 모든 작은 모듈을 가입해야합니까??

 

[Guest]

[No message]

 

[AdvaRes]

cosmonutt 썼습니다 :

안녕내가 어떻게에 대한 부분에서 상당히 큰 디자인을 합성 가지 않습니다.

난은 RTL 파일의 번호를 가지고 각 하위 모듈을 합성했다.

이제 최상위 레벨 때 파일을 합성, 난 합성 Verilog netlists 및 최상위 레벨 읽기입니다. v를 파일입니다.
그러나 작동하지 않는이있습니다.
이게 다 내가 읽을 필요합니까???
최상위 수준의 합성 및 모든 작은 모듈을 가입해야합니까??

 

[sree205]

디자인 컴파일러를 사용하는 경우 모든 파일 함께 읽기 및 최상위 레벨 모듈은 현재 세트 디자인, 그리고 링크를 누릅니다.연결하는 동안, 그 파일의 모든 인스턴스에서 다음 읽어야 이전 파일을 컴파일하도록 연결합니다.바라건대,이 작업을해야합니다

 

[cosmonutt]

감사 톤.

있지만 아직 완전하게 명확하지.
내가 DC를 사용하겠습니다.그래서 합성 netlists에 비 읽어야 할 최고 수준의 파일을 합성.그리고 그들을 .. 링크그리고 앞으로 정상적인 합성 ...와 (내가 할 가지 모듈은 이미 합성이의 민영 RTL에서 읽을 필요 한가??).
당신은 DC의 모든 측면에 대한 좋은 책을 권해 수 있을까?

 

[ljxpjpjljx]

당신은 DDC 형식의 하위 모듈의 합성, 다음이 파일을 읽기 및 최상위 수준의 합성 할 일을 해냈습니다!

 

[avimit]

에는 2 가지가있습니다
1).하향식
2).하단의 최대
여기에 본질적으로 바닥입니다 일어나,이 내 의견에 대형 디자인을 위해 갈 길이 맞는 뭐하는거야.이 경우 대개에서는 모든 하위 모듈을 합성하고 '로 DDC'보다는 저장 netlists Verilog.당신뿐만 아니라 netlists Verilog,하지만 그때 Verilog Netlist '당신은 하위 모듈 합성의 시간이 제약을 보존되지 않습니다 저장할 수있습니다.
일단 하위 ddcs 모듈을 저장, 그런 다음 상위 레벨에서, 그리고 모든 하위 ddcs 읽어 모듈을 읽어보십시오.당신이하지 하위 모듈에 대한 읽기는 RTL하지 않아도됩니다.만약 당신이 그들을 distrub 싶지 않으면 '하위 모듈에 대한 속성을 해달라고 연락 넣고 싶어 수도있습니다.

에 접근하는 동안 아래 위로, 당신은 하위 합성 모듈 및 읽기는 RTL 즉, 모든 최상위 레벨은 RTL과 하위 모듈은 RTL에서 한번, 그리고 그것을 합성하지 말아.
희망, 도움
Kr,
아비