(디지털)"워싱턴의

[chenzhao.ee]

리셋 신호를 뒤집기의있는 그대로 핀 슬리퍼하지만, 내 디자인에 어느 submodule 리셋 신호를 플립 이러한 그대로 핀이 몇 가지를 제외하고 combinational 로직 connectted이 인스턴스되었다 첫 번째 flop.At connetted되어야, 난 거기 생각 , Netlist 및 리셋 신호를 정확이 submodule와 약간의 문제가되어야하며 그 결과를 independently.As 합성에 의해 실험을 했어 전용 플립 이러한 그대로 핀이 - 다이빙 connectted입니다.
이 결과를 어떻게 설명할 수 있습니까?제발 좀 제안, 탱크를 줘!
지적 : 네트워크 재설정 명령을 set_dont_touch_network 및 set_ideal_network로되어 dont_touch_network 및 ideal_network했다!

 

[joe2moon]

[인용 = "chenzhao.ee"] 리셋 신호를 뒤집기의있는 그대로 핀에 연결되어 있어야합니다 - [/ 견적 슬리퍼]

이 설계 사양, 그럼 어쩌면 입력 예
: 합성 도구, RTL 코드) (대한 좀 봐입니다.

"리셋의 흔적 팬아웃"신호를 다른 신호와 함께 사용되지 않았는지 확인합니다.

 

[chenzhao.ee]

내가 리셋 신호를 추적했고 모든 리셋 신호를 종료한 다음과 같은 형태로 발견 :
(posedge CLK 또는 negedge 재설정)은 항상 @
만약 (~ 재설정)
(..........)
그 밖의
(.........)
이 기사에 따르면, 그 리셋 신호를 다른 데이터에 가입하지 않았는지 내가 명확하게 이해하지 못했지만 같은 합성 방법을 직류 결과를 밖으로 보낼 수 path.But.

 

[sumit_techkgp]

안녕하세요 chenzhao.ee,
문제는 도구를 사용하지 않을 경우, 귀하의 직류 스크립트입니다.U 최상위 레벨에서 리셋 신호를 선언하고 계속되지 않았다 때문에 경로의 일부 combinational 원리죠.set_false_path로 재설정 최상위 레벨에서 선언합니다.이 도구는 당으로서 걱정입니다 통해 UR 문제를 해결할 것입니다.하지만 몇 가지 다른 문제가있습니다!.이제 몇 가지를 재설정 이는 일부 combinational 논리를 가지고있습니다.게이트 지연 때문에 U은 (i)에서 생성된 리셋 출력에서 몇 가지 결함이있다 단어가 스트레스가있습니다.털썩 생성 재설정하고 다시 플롭 출력에서 다시 선언합니다.이것은 설계 문제이며, 그것은 적절한 치료를 가져가라.
최고 감사합니다,
Sumit

 

[Guest]

저도 비슷한 질문을 만나고있다.
여부를 직류 systhesis 스크립트에 대한 몇 가지 튜토리얼입니까?

 

[chenzhao.ee]

내 디자인에 여러 모듈 및 각 모듈의 리셋 신호 가기 모듈에서 특정 계 최 초의 세대 module.The 뒤집기에 의해 생성됩니다이 리셋 신호를 생성하는 털썩 떨어지는 CLK의 가장자리에 의해,이 CLK 트리거입니다 모듈의 소스 CLK 리셋 신호가 될 것이라고이있습니다.

 

[chenzhao.ee]

모두 감사합니다!
여러 번 실험 후,이 문제를 solved.I 내가 만약 명령을 합성 스크립트에서 (set_ultra_optimization 거짓)를 추가했다 발견했다, 합성 결과는 우리의 기대와 리셋 신호 제정신이 될 것이라고 밖에 그대로 핀에 connectted입니다 의 플립 flops.Through DC의 userguide를 찾고, 그 ultra_optimaztion 기본적으로 활성화되어 알아보십시오.그래서 우리는 DC의 경우이 기능을 해제하려면, 우리는 expllicitly 명령에 DC의 line.The ultra_optimization 기능을 비활성화해야하는 방법을 진보된 방법과 그것의 결과에 의해 합성 DataPath를 최적화하는 방법에 대한 강력한 직류 실제로 전문가가 합성보다 낫다 하지만, 어떻게 이런 결과를 생성할 수있는 리셋 신호 DataPath에 가입하자 몰라?
하지만 문제는 여전히 해결이 필요하다이 남아 다행히도, 우리는 바로 Netlist 나가!

베스트 모두에게 안부!

 

[vikas_lakhanpal27]

이 주제에 대한 전체 토론을 통해 재설정하면 데이터오고 경로 와트 문제를 찾을 수없습니다 갔었어요?만약 특정 문제를 누른 다음 디자인을 해달라고하지만, 내가 아는 다른 어떤 probs 재설정 데이터 경로를 확인할 수없습니다오고 오전입니다.만약 우리가 더 좋은 방법으로 로직 최적화 ultra_optimization 줘야 어쨌든 내 생각.
모든 의견?

 

[Guest]

[No message]

 

[joe2moon]

방법이 문제를 명확히하려면 :
===============
1) '마 로직 등가성 검사'.
만약 및 Netlist은 RTL 합성 같습니다.
그런 논리 합성 도구는 아무 잘못도하지 않습니다.

2)은 RTL - Nelist, 그럼 아마 다음과 같은 경우와 같은 동등한 검사 논리를 통과하려면.

예를 들어, RTL 코드 (월)
리셋 = (& b) 항;

그리고 다른 블록 신호은 RTL (코드 있음)
제어 = (식사와 침대 & C는);

그럼, 만약 논리 합성 도구는 높은 노력을, 다음의 최적화
아마 (Netlist)의 결과이다
컨트롤 = 재설정 & C는;

그래서 인터넷 재설정 합성 Netlist의 다른 블록에서조차 '리셋'전용에서 (posedge CLK 또는 RTL 코드에 negedge 재설정) @ 항상 존재가 나타납니다.