(디지털)"완전한

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rprince006

Guest
안녕하세요 확인들,

마찬가지로 온몸을 알고, 어려운 기능적 검증 작업, 그리고 거기에 '노'
업계 표준의 흐름 / 툴 분야이다.대부분의 ASIC 회사들이 자신의 방식을 취합니다, 그들 대부분의 미술의 여러 가지 상태의 조합
플로우 / 도구.현재, 우리는 tranditional HDL을 사용하는 경우 / C Testbench 기반의 흐름에
대부분 직접 테스트를 사용하여 커버를 specman / 전자 무작위로 몇 가지 어려운 커버
철저한 모듈 레벨 테스트에 대해서만 테스트를, 또한 공식적인 방법을 사용합니다.

당신은 당신들 기능적 검증을위한 복잡한 시스템을 사용하는 방법에 대해 얘기 주실래요?

많은 감사합니다!

안부,
rprince006,

 
만약 당신이 강력한 검증 자동화에 액세스할 수 specman 엘리트에 의해, 왜 아직도 HDL을 / C Testbench 필요가 제공하는 기능은?

함께 HVL로 패키지 myhdl와 Python을 사용할 수있습니다.그것은 강력하고 무료입니다.내가 PSL 측두엽 확인 및 기능적 범위를 그룹 / 포인트 정의에 대한 주장을 언어로 사용할 수있습니다.

내가 가진 문제는 아직은 python과 좋은 제약 해결사가 없다는 거지.

 
안녕 아놀드,

왜냐하면 우리는 복잡한 시스템 검증의 큰 프로젝트에 있고, 우리가
다시 왔습니다 일부 검증 노력을 사용합니다.HDL을 Testbench했다
직접 테스트를 주로 내장, 그리고 다른 프로젝트에서 이민했다.
비록 그것이 HDL을 기반으로 Testbench 아직 직접 테스트를위한 최선의 방법입니다
시간이 많이 걸리는 빌드합니다.

Specman 아주 무작위 검사를위한 강력한이며, 강력한 contraint있다
해결사.때문에 쉽게되지 않습니다하지만, 그리고 그리 쉽게 사용할 수, 비싼
Verilog와 VHDL, 이미 업계됩니다 비해 전자 레퍼런스를 찾을
표준 언어입니다.

당신이 언급한 HVL 언어에 대해 생각했다.혹시
그들에 대해 더 많은 얘기를 주시겠어요?

안부,

 
지난 3 칩 (모두가 넘는 700 만 게이트), 우리는 Testbench 및 참조 모델을 만드는 데 베라 사용합니다.

 
안녕,

전자처럼, 랭 베라, PSL / 설탕, systemverilog hvls를 사용하여 디자인을 확인할 수있습니다.

와, 감사합니다
kul.

 
내가 Verilog를 사용하여 PSL, specman가 너무 비싸

 
우리의 ASIC 칩을 확인하려면 시스템을 사용하여 FPGA를

우리가 다음 시뮬레이션을 찾아 실행하고 버그를 제거하는 버그를 찾으십시오.

rprince006 썼습니다 :

안녕하세요 확인들,마찬가지로 온몸을 알고, 어려운 기능적 검증 작업, 그리고 거기에 '노'

업계 표준의 흐름 / 툴 분야이다.
대부분의 ASIC 회사들이 자신의 방식을 취합니다, 그들 대부분의 미술의 여러 가지 상태의 조합

플로우 / 도구.
현재, 우리는 tranditional HDL을 사용하는 경우 / C Testbench 기반의 흐름에

대부분 직접 테스트를 사용하여 커버를 specman / 전자 무작위로 몇 가지 어려운 커버

철저한 모듈 레벨 테스트에 대해서만 테스트를, 또한 공식적인 방법을 사용합니다.당신은 당신들 기능적 검증을위한 복잡한 시스템을 사용하는 방법에 대해 얘기 주실래요?많은 감사합니다!안부,

rprince006,
 
안녕
만약 당신이 모든 테스트 벤치 안에 만들 수 shopuld specman처럼 HVL 있나요??.

때 당신의 보험 기능을
활용할 수있는 HVL 사용할 수있습니다.이 세상을 매우 좋은 아이디어가 얼마나 사실 확인을 줄 것이다.당신이 (말 "90) 당신은 매우 귀하의 디자인에 대한 자신감이 될 수있는 좋은 보험 비율을 얻을 수있습니다.하지만 광범위한 상태 공간을 식별 및 상태 공간을 감소 기능의 사용 범위를 호출하기 전에 개발을 시작합니다.

 
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