(디지털)"와

[nguyentl]

안녕 친구

저는 현재 전체 D 램 회로를 Verilog를 사용하여 확인하십시오.아날로그 회로, 난 추상적인 수준에서 그들을위한 모델을 작성했다.지금은 타이밍이 밖에 기능을하지 있는지 확인합니다.모든 구성 요소의 지연과 정확하지 미리 정의되어있습니다.난 자위대 또는 더 나은 성능을 위해 SPEF 파일을 사용하지만, 어떤 경험이 없다는 생각입니다.내가 널 얼마나 이러한 파일을 생성할 수있는 방법을 시뮬레이션에 사용하는 말없습니다.우리는 트랜지스터 및 레이아웃 수준의 DRAM을 설계.일부는 우리는 표준 전지를 사용합니다.그리고 우리는 설계 및 시뮬레이션을 실행 종지를 사용합니다.

도움을 주셔서 감사합니다.

안부,

TLN

 

[Guest]

[No message]

 

[sumit_techkgp]

이것은 힘든 일이있습니다.RAM이 모델은 유령에있습니다.정말 그런 상황에서 sdf 파일을 생성하기가 어렵습니다.오히려 u이 같이 시도해 볼 수있습니다.Verilog - AMS AMS 디자이너에서 코드를 작성합니다.그가 타이밍 informtion가됩니다.이 모델을 시뮬레이트.
Sumit