(디지털)"얼마나

[iamczx]

클럭과 같은 세 계 최 초의 포트 ..
난 그냥 합성 버퍼 삽입은 APR 도구두고 싶어요.
나는 다음과 같은 짓을했다 :
set_auto_disable_drc_nets - 디자인의 각 submodule에 상관 없어.
세 계 최 초의 클럭 신호에 대한 set_max_fanout 15
set_default_fanout_load 10하지만 내가가 SYN Netlist를 확인 후, 난 시계를 발견 및 리셋 신호에 이상적 여전히 그물처럼 행동.

모든 사전 또는 제안?

미리 감사드립니다

 

[eda_wiz]

DC의 최신 버전에도 해달라고하면 불러 set_dont_touch CLK, RST .. 언급직류 CLK 및 RST 핀은 식별하고 적합한 핀으로 합성하는 동안 계속.

당신은 직류 ...와 CTS 해보려고해서는 안그 specilized 도구를 사용해야합니다

 

[Guest]

[No message]

 

[iamczx]

난 의아해입니다.왜냐면 난 명령을 사용합니다 :
set_auto_disable_drc_nets - 없음
그래서 난 생각 CLK, 세 계 최 초의 다시 활성화해야합니다 DRC는 확인 ..그것은 이상적인 그물로 더 이상 치료된다.

답장을 보내주셔서 감사합니다