디지털 복조

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shaomiss

Guest
안녕하세요, 저는 QPSK 신호를 demodulate하기 위해 FPGA를 사용하고 싶습니다. IF = 140MHz BW = 신호, 투약 그것이 작동하는지 3.5MHz 내가 70MHz 클럭 예제를 사용하려면?
 
U이 기저에 IF 또는 기저 대역 매우 근처로 변환하기 위해 프런트 엔드 B4 복조에 DDC를 사용할 수있다면 그것은 좋습니다. 3.5Mhz의 B / W는 QPSK의 복조를 수행하는 FPGA에 대한 문제가되지 않습니다. 데이터 속도는 무엇이 필요합니다?
 
70Mhz는 60Mhz - 65Mhz 어쩌면 좋아요, 작동하지 않습니다. 당신은 70Mhz 샘플링 클럭을 사용하는 경우, 샘플 신호의 부정적인 스펙트럼은 긍정적인 스펙트럼과 별칭 될 것이며, 당신은 귀하의 PSK 신호를 demodulate하지 않습니다. 당신이 60 - 65Mhz 샘플링 클럭을 사용하는 경우, 샘플링 디지털 신호의 기본 주파수는 10M - 20MHz에 위치되며, 별칭 효과가 발생하지 않습니다.
 
안녕하세요 저는 주제에 대해 질문을 드리고 싶습니다. 우리는 DSPs와 같은 복조을 구현할 수 있습니다? 이 응용 프로그램을위한 DSP 카드 (TI 또는 모토로라)가 있나요? 그런 복조가 simulink 자동 코드 생성 도구를 사용하여 DSP에서 구현할 수 있는지 배우고 싶어요. 감사
 
안녕하세요 emrek는 U은 데이터 속도가 낮은 제공 디지털 demodulators을 구현하는 DSPs를 사용할 수 있습니다. 높은 데이터 속도 시스템을위한 : MAC 계산을하는 것은 morem 수 있으며, U는 많은 배율이 데이터 속도를 유지하기 위해 동시에 작업이 필요합니다. 없음의 차이 : DSPs와 FPGAs를위한 배율의 높은 있으며, 때문에 FPGA가 DSPs에 비해 동일한위한 더 나은 성능을 줄 수
 
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