(디지털)"변수

A

arbalez

Guest
그게 만약 우리가 코드를 수 RTLed되고 싶어 우리가 변수를 사용하지 않으려면이 사실인가요?따라서 합성 수 있을까요?

 
변수 합성을받을 수 있나요.그것은 코딩에 따라 달라집니다.

변수에 대한 주요 차이점은, U 시뮬레이션을 할 때 온다.하지만, 그 합성에, 그것을 변수를 사용하려면 확인을 생각합니다.pls 정확한은 RTL 합성 후 확인을 통해 UR은 RTL 않습니다.

 
다른 논리 언어, 이러한 지침을 귀하의 논리 언어를 기반으로 읽어 보시기 바랍니다 다른 합성 지침을 할 수있습니다.

방금 여기 VHDL 및 Verilog 두 저명한 논리 언어 목록 :
"1"VHDL에 대한 변수를 중심으로 combinatirial 로직 추론하는 데 사용됩니다; 그러나 만약 당신이 정말로 기대하고 순차 로직 또한, 어떤 것은 권장하지 않습니다 생성하실 수있습니다.
"2"Verilog에 대한, 아무 변수의 개념입니다.와이어 또는 등록에서만 사용할 수있습니다.물론 이죠, 당신은 변수를하면 프로세스에서 사용하는 reg 걸릴 수있습니다.

최상의 경우에는 VHDL 및 Verilog 모두 가지고 synthesizalbe 지침을 참조하는 것입니다.

톰슨

 
아냐, 일반적으로 합성 도구를 사용할 수있는 대부분의 경우 오늘은하지 않습니다.의 질문이나 synthesisable하지 어떻게 정의 / 설계 HDL을에 따라 달라집니다.난 아마 U VHDL에 대해 얘기하는 가정입니다.만큼 당신 prety 안전 변수와 콤보 로직을 정의하고있다.'행복 RTL'ing

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />
 
semiconductorman 썼습니다 :

아냐, 일반적으로 합성 도구를 사용할 수있는 대부분의 경우 오늘은하지 않습니다.
의 질문이나 synthesisable하지 어떻게 정의 / 설계 HDL을에 따라 달라집니다.
난 아마 U VHDL에 대해 얘기하는 가정입니다.
만큼 당신 prety 안전 변수와 콤보 로직을 정의하고있다.
'행복 RTL'ing
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />
 
arbalez 썼습니다 :semiconductorman 썼습니다 :

아냐, 일반적으로 합성 도구를 사용할 수있는 대부분의 경우 오늘은하지 않습니다.
의 질문이나 synthesisable하지 어떻게 정의 / 설계 HDL을에 따라 달라집니다.
난 아마 U VHDL에 대해 얘기하는 가정입니다.
만큼 당신 prety 안전 변수와 콤보 로직을 정의하고있다.
'행복 RTL'ing
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