(디지털)"방법을

[newcpu]

안녕,
내가 Verilog에서 DFF를 구현합니다.그리고 난 다음 방법을 모르기 :
항상 (posedge CLK) @
시작
(영)하는 경우
q를 "= D 조;
그 밖의
q를 "= q를;
끝
우리는 "다른 질문"= q를, q를 "= q를 피할 수있다;"다른 방법?
최고 감사합니다,
newcpu

 

[maksya]

그래, 우리가 수있습니다.그것은 당신의 코드에서이 문자열을 사용하지 않아도됩니다.이 코드를 이해 합성기 개발 플립 플롭 다음과 같다 :

모듈 D_flipflop (D 조, q를, 시계,)를 활성화;

입력 D 조;
입력 클럭;
입력을 활성화;

출력 q를;

reg q를;

항상 (posedge 시계)하는 경우 (사용 시작) q를 @ = D 조; 끝

endmodule

 

[spauls]

정말 활성화가 필요 있나요?

 

[avimit]

아니, 사용하지 않아도됩니다.당신을 작성할 수있습니다

항상 (posedge CLK) q를 "= D 조; @

 

[venu pradeepa]

야, 이렇게 해보자 :

항상 (posedge CLK) @
시작
(리셋)하는 경우
q를 "= 1'b0;
그 밖의
q를 "= D 조;
끝추가 1 분 후 :야, 이렇게 해보자 :

항상 (posedge CLK) @
시작
(리셋)하는 경우
q를 "= 1'b0;
그 밖의
q를 "= D 조;
끝

 

[Guest]

[No message]

 

[barkha]

http://www.asic-world.com/examples/verilog/d_ff.html
링크 좋다