(디지털)"물고

[no_mad]

안녕 모두,

어떻게 래치 종합합니까?

고맙습니다 사전
no_mad

 

[eda_wiz]

/ 용 / RTL 코드 래치.
(엉 또는 항상 @ b) 항 시작
만약 (영) = b;
끝

 

[no_mad]

고맙습니다, 난 이미 래치 코드를 어떻게 알아요.

사실, 내 질문은 어떻게합니까됩니다 U 디자인 컴파일러에서 래치에 대한 STA를 않습니다.

죄송합니다 너무 간단한 질문입니다.

 

[zeese]

이 코드로 합성됩니다 윌 래치?

항상 (posedge CLK) @
시작
(! 세 계 최 초의 경우)
밖으로 "= 0;

그 밖의
시작
만약 () 활성화
밖으로 "= 울리다;
끝
끝

위의 코드에있는 경우에만 성명,하지만 다른 존재한다.하지만 거기에
리셋 상태.그래서,이 될 것입니다 래치?

 

[no_mad]

안녕하세요 zeese,

이 코드가 D - sync를 활성 낮은 리셋 신호를 래치.

 

[eda_wiz]

zeese 썼습니다 :

이 코드로 합성됩니다 윌 래치?항상 (posedge CLK) @

시작

(! 세 계 최 초의 경우)

밖으로 "= 0;그 밖의

시작

만약 () 활성화

밖으로 "= 울리다;

끝

끝위의 코드에있는 경우에만 성명,하지만 다른 존재한다.
하지만 거기에

리셋 상태.
그래서,이 될 것입니다 래치?

 

[visualart]

왜 디자인에 래치가? teatable 아니지만 필요하십니까 LSSD IBM의합니다.
좋은 desgin 래치에 포함되지 않습니다

 

[Thinkie]

내 제안을 할 수 있으면 닫히진 방지하는 것입니다.

그들은 타이밍 문제가 발생할 것입니다 귀하의 디자인의 testability 해가됩니다

 

[srik_naidu]

안녕,

VHDL의 경우에 : -
= '1 '을 누른 경우에는 엉
q를 "= D 조;
최종면;

와, 감사합니다
srik.

 

[ddtiantian]

고성능 설계에 사용되는 래치.저기 컴퓨팅에 관한 아주 좋은 종이 협상 / 많은 래치, 설치 주어진 / 보류 및 combinational 논리의 지연 설계 사이클 시간을 확인합니다.
"확인 시계 스케줄,"토마스 G. Szymanski, Narendra Shenoy, ICCAD 1992, pp.124-131

 

[Guest]

[No message]

 

[dBUGGER]

ddtiantian 썼습니다 :

고성능 설계에 사용되는 래치.
저기 컴퓨팅에 관한 아주 좋은 종이 협상 / 많은 래치, 설치 주어진 / 보류 및 combinational 논리의 지연 설계 사이클 시간을 확인합니다.

"확인 시계 스케줄,"토마스 G. Szymanski, Narendra Shenoy, ICCAD 1992, pp.
124-131

 

[eeeraghu]

래치 기본
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[ddtiantian]

여기에서 "확인 스케줄 시계"종이입니다.
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