(디지털)"문제의

[gezzas525]

문제가 내 석사 프로젝트를위한 프레임 8x8 RAM이 세포 생성을 사용하여 스피 작은 RAM을 컴파일하는 데.

Heres 디자인 UNI 5.3의 장점을 FPGA를 사용하여 문제를 컴파일하지만 집에서 버전 6.2에서 생성된 출력을 사용하여 약간과 다른 오류가 아래에 나열되어있습니다.
** 오류 : F : / VHDL/MVSD3_ILP/crane/hdl1/ram_struct.vhd (112) : 부근 ""시작 : 기대 : 종료

** 오류 : F : / VHDL/MVSD3_ILP/crane/hdl1/ram_struct.vhd (116) : 근처의 "모든": 기대 : 식별자여기에 꺼내 놓으면 생성 난 아무 잘못 볼 수있습니다.- VHDL 법인 crane.Ram.interface
-
- 만든날짜 :
- 작품 - kleo.UNKNOWN (ZEUS)
-에서 - 1시 18분 4초 18/01/2004
-
- 멘토 그래픽스 'HDL을 디자이너 (TM)는 2003.2 (빌드 2에 의해 생성된

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="차가운" border="0" />-
도서관의 IEEE;
이용 ieee.std_logic_1164.all;
이용 ieee.std_logic_arith.all;

ENTITY 램 IS
포트 (
Address_H : IN std_logic_vector (7 DOWNTO 0);
MemIn_H : IN std_logic_vector (5 DOWNTO 0);
std_logic wr_H : IN;
MemOut_H : 밖으로 std_logic_vector (5 DOWNTO 0)
);

- 선언

최종 램;

-
- VHDL 건축 crane.Ram.struct
-
- 만든날짜 :
- 작품 - kleo.UNKNOWN (ZEUS)
-에서 - 1시 18분 4초 18/01/2004
-
- 멘토 그래픽스 'HDL을 디자이너 (TM)는 2003.2 (빌드 2에 의해 생성된

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="차가운" border="0" />-
도서관의 IEEE;
이용 ieee.std_logic_1164.all;
이용 ieee.numeric_std.all;

갤러리 크레인;

건축 구조체의 RAM IS

- 건축 선언
mem_array 형식 배열 (0 7) std_logic_vector (5 downto 0)입니다;

- 내부 신호를 선언
ColDec 신호 : mem_array;
ColDec_L 신호 : std_logic_vector (7 DOWNTO 0);
RowDec_L 신호 : std_logic_vector (7 DOWNTO 0);- 구성 요소 선언
COMPONENT Col_Decoder
포트 (
Wr_H : IN std_logic;
sel_H : IN std_logic_vector (2 DOWNTO 0);
ColDec_L : 밖으로 std_logic_vector (7 DOWNTO 0)
);
최종 COMPONENT;
COMPONENT Memory_Cell
포트 (
Csel_L : IN std_logic;
Rsel_L : IN std_logic;
D 조 : IN std_logic_vector (5 DOWNTO 0);
질문 : 밖으로 std_logic_vector (5 DOWNTO 0)
);
최종 COMPONENT;
COMPONENT Row_Decorder
포트 (
sel_H : IN std_logic_vector (2 DOWNTO 0);
RowDec_L : 밖으로 std_logic_vector (7 DOWNTO 0)
);
최종 COMPONENT;

- 옵션 임베디드 구성
- synthesis_off에서 Pragma
모두를 위해 : Col_Decoder 사용 ENTITY crane.Col_Decoder;
모두를 위해 : Row_Decorder 사용 ENTITY crane.Row_Decorder;
- synthesis_on에서 Pragma에 BEGIN
- 건축과 동시 제표
- HDL을 텍스트 블록 1 MUX_8TO1 임베디드
- MUX_8TO1

Address_H (2 downto 0) 선택과
MemOut_H (5 downto 0) "= ColDec (0)이"000 ",
ColDec (1) "001",
ColDec (2)이 "010",
ColDec (3)이 "011",
ColDec (4)이 "100",
ColDec (5)이 "101",
ColDec (6)이 "110",
ColDec (7)이 "111",
(다른 분들에게도 = "의 'X')이 다른;- 인스턴스 포트 매핑.
소녀 : Col_Decoder
포트 맵 (
Wr_H = ", wr_H
sel_H = "Address_H (2 DOWNTO 0),
ColDec_L = "ColDec_L
);
I2 : Row_Decorder
포트 맵 (
sel_H = "Address_H (5 DOWNTO 3)
RowDec_L = "RowDec_L
);

G1은 : 살기 위해 0으로 7을 생성
# # # 1에 BEGIN 오류
0
~ 7을 생성 IN g0 : 대한 전
- 옵션 임베디드 구성
- synthesis_off에서 Pragma
모두를 위해 : Memory_Cell 사용 ENTITY crane.Memory_Cell; # # # 2 오류
- synthesis_on에서 Pragma

에 BEGIN
I0 : Memory_Cell
포트 맵 (
D 조 = "MemIn_H,
Csel_L = "ColDec_L (일본),
질문 = "ColDec (일본),
Rsel_L = "RowDec_L은 (i)
);
최종 생성합니다 g0;

최종을 생성 G1을;

최종 구조체;

 

[Guest]

[No message]

 

[elektrom]

1) "Col_Decoder", "Memory_Cell"및 "Row_Decorder"이미 컴파일되어 "크레인"도서관에 나와 있는지 확인합니다.

2) VHDL complie 옵션 1993 구문을 사용하여 확인

 

[gezzas525]

모든 allready 생성되었고, 컴파일 93 VHDL 구문을 컴파일 옵션이 이제 올바르게 디자인 일했어요.하지만 FPGA를 5.3에서 해당 옵션이 해제됩니다.

1) 무엇을 VHDL 93 구문을 의미합니까 / 디자인 않습니다.
2) 설계를 FPGA를 5.3 옵션과 함께 컴파일 이유는 무엇입니까, 그리고 꺼져 6.2에서 컴파일되지 않습니다.멘토의 소프트웨어를 변경 뭔가를 전공 했나요.도움이 많이 난 지금 내 디자인이 걸림돌 밖으로 정렬 후 감사를 계속할 수있습니다.

elektrom 귀하의 물건에 대해 아는

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="윙크" border="0" />KLEO